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单周期时序预算把时钟周期分给寄存器时钟到 Q、组合逻辑、连线和建立时间。只要最长路径超过周期，设计就无法按目标频率稳定工作。
TOOLS / 数字
单周期时序预算器
根据寄存器和组合路径延迟计算 setup、hold 裕量与 Fmax 估算。
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如何使用「单周期时序预算器」
3 步指南 +
快速理解
如何使用「单周期时序预算器」
- 填写参数按照字段说明输入数值、单位或本地文件；不确定时先阅读输入提示。
- 执行计算点击“计算”，结果区会显示关键数值、公式、单位和模型提醒。
- 判断边界结合假设与限制确认结果是否适合当前问题，不把前期估算当成仿真、综合或实测。
输入
参数
输出
计算结果
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计算结果会显示在这里。
时序结论单周期预算
- Setup 裕量
- —
- Hold 裕量
- —
- Fmax 估算
- —
- 当前时钟周期
- —
- 最小所需周期
- —
- 时钟偏斜
- —
- 检查结果
- —
知识回忆
概念速记
概念、关系和工程边界。
02 / 核心关系
setup 约束可写为 Tclk≥Tco+Tlogic+Troute+Tsetup−Tskew；Fmax 近似为 1/Tcritical。hold 检查关注数据过早到达。
03 / 使用判断
先区分 setup 和 hold，再定位关键组合路径；改变频率、流水化或优化逻辑时要同时观察裕量变化。
常见误区
把建立时间和保持时间都当成周期预算直接相加，或只看平均路径而不看最慢角、时钟偏斜和不确定性。
工程提醒
结果是理想化预算，不能替代 STA；实际芯片或 FPGA 还要纳入 PVT、时钟约束、I/O 延迟和 CDC 风险。
公式计算依据
- setup 约束可写为 Tclk≥Tco+Tlogic+Troute+Tsetup−Tskew；Fmax 近似为 1/Tcritical。hold 检查关注数据过早到达。
边界假设与限制
- 结果是理想化预算，不能替代 STA；实际芯片或 FPGA 还要纳入 PVT、时钟约束、I/O 延迟和 CDC 风险。