数字 IC 后端设计面试题库

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题型范围：名词解释、30 秒简答、概念辨析、原理说明和工程判断。回答先给结论，再补充条件、机制和验证方法。

1. 数字集成电路从规格到版图通常经历哪些设计层次？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先从系统规格定义吞吐率、延迟、功耗和接口，再做 RTL 或逻辑级功能描述，经过综合得到门级网表，随后进行时序、功耗和可测试性分析；完成布局布线、时钟树与寄生提取后，进行版图后仿真和制造规则检查。每一级都要有可追溯的约束和验证结果。

展开逻辑：前端关注功能与约束，后端关注物理实现和寄生。综合映射不应破坏时序预算，物理设计可能反过来要求重构逻辑。量产前还需检查设计规则、电气规则、静态时序、功耗完整性和版图与原理图一致性。

常见追问：为什么 RTL 仿真通过仍可能在版图后失败？

易错点：把综合、布局布线和验证理解成线性一次性流程。

2. 动态功耗、短路功耗和静态功耗分别来自哪里？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗主要来自节点电容充放电，近似与活动因子、负载电容、频率和电源电压平方成正比；短路功耗来自输入转换期间上下拉管同时导通；静态功耗来自亚阈值、栅泄漏和结泄漏。降低功耗要同时控制切换、供电、尺寸、阈值和电源门控。

展开逻辑：降低电压最有效但会损失速度和噪声裕量；降低活动因子可用时钟门控、操作数隔离和数据编码；多阈值设计在速度与泄漏之间折中。短路功耗与输入斜率、上下拉尺寸及负载相关，不能仅靠降低频率解决。

常见追问：为什么低功耗设计中时钟网络常占很大比例？

易错点：把所有功耗都称为动态功耗，忽略静态泄漏在先进工艺中的占比。

3. 时钟偏斜和时钟抖动怎样影响时序裕量？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：时钟偏斜是不同寄存器收到同一时钟边沿的时间差，可能有利也可能不利；抖动是时钟边沿相对理想位置的随机或确定性变化，会压缩可用建立/保持裕量。时序分析要按最差早到、晚到组合评估，并在时钟树、布线和约束中控制它们。

展开逻辑：发射端和捕获端的偏斜符号对建立和保持约束影响不同。源同步接口、时钟树平衡、去耦和低噪声供电有助于减小不确定性。不能只看平均偏斜，需考虑 PVT 角和相关性。

常见追问：为什么有意引入时钟偏斜有时能改善建立时间？

易错点：把偏斜和抖动当成同一个统计量，或忽略保持约束。

4. 如何定位一条关键路径的真正瓶颈？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先确认约束和端点，再拆分逻辑深度、单元延迟、输入转换、负载、互连和串扰增量。用报告和版图定位瓶颈，选择重构逻辑、调整尺寸、插入流水或优化布线。

展开逻辑：每次只改变一个主要因素并记录 PPA 与裕量，避免局部修复制造新的瓶颈。

常见追问：为什么关键路径报告中的最大门延迟不一定是最值得优化的点？

易错点：只盯着最慢单元，不看整条路径和物理上下文。

5. 时序收敛后，数字 IC 还能从哪些方面降低动态功耗？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗近似与开关活动率、电容、电压和频率平方/线性相关。时序满足后，可优先做时钟门控、操作数隔离、减少无效翻转、优化高扇出网络和存储器访问；若系统允许，再评估降频或降压。每项优化都要重新检查时钟门控时序、IR 压降、峰值电流和功能等价性。

展开逻辑：先用功耗分析定位时钟树、高切换组合逻辑、总线和 SRAM 等主要贡献，再选择 RTL、综合或物理实现层的手段。时钟门控需保证使能信号在安全时序窗内变化；操作数隔离要避免引入毛刺和额外逻辑。最终用矢量相关功耗、门级仿真和峰值场景验证节省是否真实。

常见追问：为什么平均功耗下降后，峰值电流仍可能更差？

易错点：只看综合报告的平均功耗，忽略真实活动率、时钟门控覆盖率和电源完整性。

6. 门控时钟为什么可能带来毛刺和时序风险？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：若用普通组合逻辑直接与时钟相与，控制信号在时钟高电平期间变化会产生窄脉冲，导致部分触发器误采样。应使用集成时钟门控单元，在安全相位锁存使能，并对门控时钟做 CTS、STA 和测试模式约束。

展开逻辑：区分门控使能的同步性、测试旁路、时钟域和占空比，验证打开/关闭边界、复位和 scan 模式下没有毛刺。

常见追问：为什么门控使能通常在时钟低电平期间更新？

易错点：把时钟当普通数据用组合逻辑随意生成，忽略毛刺和时钟偏斜。

7. 动态功耗估算中的活动因子如何获得？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗近似为 $P=\alpha C{V}^{2}f$，其中 α 是单位时间内发生有效翻转的活动因子；它可由 RTL 仿真、门级仿真或真实工作负载产生的切换文件统计。活动因子依赖输入分布、相关性、门控和毛刺，不能用一个固定常数覆盖所有场景。

展开逻辑：同时分析时钟功耗、短路功耗、互连电容和电源门控，比较典型、峰值和最坏工作负载；功耗优化后要重新验证时序和功能。

常见追问：为什么 RTL 估算的动态功耗可能低于门级实际功耗？

易错点：只按寄存器翻转率估算，忽略组合毛刺、时钟树和互连电容。

8. D 触发器与 RS 触发器在功能和时序上有什么区别？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：RS 触发器直接由置位和复位输入控制，某些输入组合可能是非法或不确定；D 触发器把数据输入映射为下一状态，通常在时钟有效边沿采样，避免了 RS 的非法组合。D 触发器仍需满足建立时间、保持时间和时钟到 Q 延迟。

展开逻辑：画出 RS 的状态表和 D 触发器的边沿采样过程，再说明同步设计、异步置位/复位与亚稳态风险。若由门电路实现，还要考虑门延迟造成的竞争、冒险和复位释放问题。

常见追问：为什么 D 触发器的输入在时钟边沿附近变化会产生亚稳态？

易错点：把锁存器、触发器和寄存器当作同一类时序元件，或忽略 RS 的非法输入状态。

9. 器件匹配、版图和工艺角如何影响模拟 IC 指标？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：差分失调、电流镜误差和参考漂移都与阈值、迁移率、尺寸、应力和温度梯度有关。版图通过共心、交叉、对称布线、相同方向和虚拟单元减小系统失配；工艺角、蒙特卡洛和温度扫描则用来评估系统性与随机性变化。最终指标需要原理图、版图寄生和后仿真共同确认。

展开逻辑：匹配不是“尺寸相同”这么简单，还要保证周围环境、方向、邻近结构和互连寄生相似。增大面积通常降低随机失配，但会增加寄生电容和面积；切分并联单元有助于共心布局和梯度抵消。工艺角分析用于快慢器件、电源和温度组合，蒙特卡洛用于统计分布，二者不能互相替代。

常见追问：为什么电流镜版图常使用共心结构和虚拟器件？

易错点：把后仿真只当作“多加几个电容”，忽略版图寄生和失配会改变工作点。

10. floorplan 阶段最需要先确定哪些物理边界？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：需要确定芯片或 block 的形状与利用率、宏单元位置、I/O 与电源规划、时钟和数据通道、隔离与电压域以及拥塞缓冲区。目标是让后续 placement、CTS 和 routing 有可行的物理空间。

展开逻辑：宏单元不能只按面积堆放，还要考虑接口方向、访问通道、宏间通路、IR drop 和时钟拓扑。floorplan 变化会连锁影响线长、拥塞、时序和功耗。

常见追问：为什么提高利用率可能导致总面积反而变大？

易错点：只看标准单元密度，不给宏单元、通道、电源和拥塞留余量。

11. 电源线为什么常优先布置在较高金属层？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：高层金属通常更宽更厚，单位长度电阻更低、电流承载和电迁移能力更好，也更适合跨越较长距离的全局供电。低层常被标准单元引脚和局部信号占用，高层供电还能减少对局部布线资源的挤压。

展开逻辑：实际层选择仍要结合工艺规则、顶层厚度、封装连接、EM/IR、宏单元阻挡和信号屏蔽要求。电源网络需要通过静态和动态 IR/EM 分析验证，而不是只凭经验。

常见追问：为什么电源线全部放到顶层也不一定是好方案？

易错点：忽略层间过孔、电源网格、宏阻挡和局部供电落点。

12. HVH 或 VHV 交替布线为什么有助于降低拥塞？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：让相邻金属层采用正交主方向，可以把水平和垂直资源分开使用，减少同层长距离交叉，并提高全局路由器对通道的利用率。具体方向由工艺层定义和 block 形状决定。

展开逻辑：交替方向不是消除串扰的唯一手段，还要结合线间距、屏蔽、层选择、过孔和关键网络优先级。若强行固定方向导致绕线过长，可能反而恶化时序。

常见追问：为什么规则化布线方向仍需要结合关键路径和拥塞报告调整？

易错点：把 HVH/VHV 当成不加条件的固定模板。

13. CTS 的主要目标除了降低 skew 还有哪些？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：CTS 要在目标 skew、插入延迟、时钟过渡、占空比、功耗和可布线性之间平衡，并把时钟送到所有需要的 sink。还要处理门控时钟、generated clock、测试时钟和不同电压域的约束。

展开逻辑：树形结构、缓冲器尺寸、NDR、屏蔽和有用偏斜策略都会影响结果。CTS 后必须重新做 setup、hold、max transition、max capacitance 和时钟 DRC。

常见追问：为什么 skew 很小但时序仍可能很差？

易错点：只盯一个 skew 数字，忽略 insertion delay、抖动、数据路径和时钟质量。

14. setup 和 hold 违例在后端分别优先从哪些方向修复？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：setup 违例通常从减小最大数据延迟、换大驱动或低阈值单元、缩短线长、优化逻辑和调整有用偏斜入手；hold 违例通常增加最小数据延迟、插入 delay cell、绕长线或调整捕获时钟。修复后要检查另一类时序是否被破坏。

展开逻辑：修复必须在对应 mode、corner 和 RC 条件下进行。不能用错误的 false path 或过度 skew 隐藏真实路径，也不能只修一条端点而忽略共享时钟树和相邻路径。

常见追问：为什么给数据路径加 buffer 可能改善 hold 却损害 setup？

易错点：把 setup/hold 修复手段混用，不看最小和最大延迟方向。

15. 有用偏斜为什么既可能帮助 setup 也可能制造 hold 风险？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：让捕获时钟相对晚到通常增加数据到达前的时间，有利于 setup；但同样会让捕获边沿更晚，缩短数据保持窗口，可能恶化 hold。偏斜优化必须在所有路径和角落联合评估。

展开逻辑：现代工具会根据时序目标分配 skew，但时钟树、OCV、抖动和功耗会限制可用范围。局部收益不能以牺牲整个时钟域的鲁棒性为代价。

常见追问：为什么 useful skew 不能替代数据路径优化？

易错点：把时钟偏斜当成免费时序预算，忽略它的全局耦合。

16. 静态 IR drop、动态 IR drop 和 EM 分别检查什么？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：静态 IR drop 关注平均或稳态电流造成的电压下降，动态 IR drop 关注同时翻转和封装寄生引起的瞬态压降，EM 关注长期电流密度造成的金属或过孔可靠性损伤。三者的激励、时间尺度和修复手段不同。

展开逻辑：应同时检查芯片内部电源网、宏单元电源、封装和 bump 分布。增加电源条和过孔、加入去耦、降低峰值活动、改善回流和均衡电流都可能有帮助。

常见追问：为什么一个设计静态 IR 通过仍可能在动态 IR 上失败？

易错点：只跑平均功耗或只看电源网电阻，不分析瞬态电流和封装寄生。

17. MMMC 分析为什么必须把 mode、corner 和 RC 组合起来？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：不同功能模式决定时钟、例外路径和电压域，不同工艺电压温度角决定单元延迟和功耗，不同 RC corner 决定互连延迟与耦合。只有组合成实际 signoff 场景，才能找到 setup、hold 和功耗的最坏条件。

展开逻辑：场景定义要统一时钟、SDC、库、寄生和电源状态；缺一个维度都可能漏报。分析结果还应区分真实最坏路径和约束或模式配置错误。

常见追问：为什么只跑 slow corner 不能覆盖所有 hold 违例？

易错点：把 corner 当成单一速度排序，忽略 mode、RC 和最小延迟组合。

18. WLM 和实际提取线长在后端流程中分别扮演什么角色？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：WLM 用统计模型在布局前估计互连长度和负载，帮助综合和早期优化；布局布线后通过真实几何和寄生提取得到更准确的电阻、电容和耦合。两者用于不同阶段，不能把 WLM 结果当成最终签核。

展开逻辑：WLM 误差较大时，综合出的单元尺寸和逻辑结构可能在真实布局后不匹配，因此需要物理感知综合、迭代和后端 ECO。设计应尽量减少对单一估计模型的过拟合。

常见追问：为什么 WLM 通过而布局后 setup 可能恶化？

易错点：忽略拥塞、绕线、宏阻挡和耦合对真实线长的影响。

19. 标准单元布局中的 filler、tap、endcap 和 decap 分别有什么作用？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：filler 补齐标准单元行的井和电源连续性，tap 把衬底或井连接到固定电位，endcap 保护行边界并满足工艺规则，decap 提供局部储能以改善电源瞬态。它们不是可随意删除的“空白单元”。

展开逻辑：插入顺序和位置会影响 DRC、well 连续性、IR drop、面积和泄漏。不同工艺库的命名和规则不同，应按 foundry/库文档和 signoff 工具检查。

常见追问：为什么 filler 单元也可能影响寄生和电源完整性？

易错点：只把 filler 当作版图填色，不检查井、电源轨和局部电容。

20. 天线效应为什么可能在制造过程中损伤栅氧？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：长金属在刻蚀过程中会积累等离子体电荷，若通过尚未形成完整放电路径的栅连接泄放，可能在栅氧上产生过高电压。天线规则用金属面积与栅面积等关系限制这种风险。

展开逻辑：常见修复包括跳线到更高金属、增加天线二极管、改变连接顺序或拆分长线。修复后要重新检查连通性、寄生、时序和面积，不能只让 DRC 数字变绿。

常见追问：为什么加天线二极管可能带来新的漏电或电容代价？

易错点：把天线规则当成纯几何问题，忽略修复器件对电路的影响。

21. ECO 为什么常被用来做后端时序收敛？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：当功能网表基本稳定而少量路径仍有时序或功耗问题时，ECO 可以在局部替换单元、调整尺寸、插入缓冲、重布线或修改少量逻辑，减少全流程重跑成本。ECO 必须保留等价性、可测试性和物理规则。

展开逻辑：ECO 不是无边界的补丁；共享逻辑、时钟、DFT、IR/EM 和耦合可能让局部改动产生全局影响。每次 ECO 都要做形式等价、STA、功耗和必要的物理 signoff。

常见追问：为什么一处小 ECO 可能造成另一条时序路径恶化？

易错点：只验证目标路径，不检查共享网络、邻近耦合和多场景结果。

22. 为什么 dummy metal 要满足金属密度规则？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：制造过程中的刻蚀和抛光对局部金属密度敏感，密度过低或不均匀会造成厚度、线宽和可靠性偏差。dummy metal 用不连接功能的金属填充密度，但必须与敏感网络保持足够间距并重新提取寄生。

展开逻辑：填充可能增加耦合、电容、天线和 IR/EM 影响，因此不能只追求密度数值。应按工艺窗口、层级和 block 边界分区填充并做 signoff。

常见追问：为什么 dummy metal 插入后还要重新做 RC 和串扰分析？

易错点：把填充看成无电气影响，忽略新增寄生和耦合。

23. 后端时序报告中的关键路径应如何拆解？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先确认起点、终点、时钟关系和场景，再依次查看时钟到 Q、组合单元延迟、互连 RC、输入转换、负载、偏斜、抖动和不确定度，找出贡献最大的环节。修复应针对瓶颈而不是盲目换大单元。

展开逻辑：如果互连占比高，逻辑重构可能收益有限，应考虑布局、层选择、拥塞和缓冲；如果单元延迟主导，需检查逻辑深度、尺寸、阈值和输入 slew。

常见追问：为什么路径总延迟变大但关键单元并没有变慢？

易错点：只看 cell delay，忽略线长、耦合、slew 和时钟不确定度。

24. tapeout 前的后端 signoff 通常需要覆盖哪些证据？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：至少要有多模式多角时序、功耗、电源完整性、EM/IR、DRC、LVS、天线、密度、等价性、DFT/ATPG 和寄生提取结果，并确认版本、约束、库和 GDS/netlist 一致。每项都应有可追溯报告和明确 waiver。

展开逻辑：signoff 的具体清单随工艺和产品而变，但核心是功能、时序、制造、电气、测试和可靠性闭环。任何 waiver 都应说明风险、范围、责任和后续验证。

常见追问：为什么“所有工具都显示绿色”仍要做版本和输入一致性检查？

易错点：只看单项报告状态，忽略输入不一致和 waiver 边界。

25. set_dont_use 和 set_dont_touch 分别解决什么问题？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：set_dont_use 禁止工具选择某些库单元；set_dont_touch 保护指定单元、网络或层次不被优化修改。前者影响候选库，后者影响已有对象的优化自由度。

展开逻辑：两者都应局部使用并记录原因。范围过大会阻碍综合、CTS、ECO 和时序收敛，设置后要通过报告确认工具确实采用了预期约束。

常见追问：为什么 dont_touch 可能让时序和功耗同时恶化？

易错点：把 dont_use 当成保护已有实例的命令。

26. WLM、NLDM、CCS 和 ECSM 在延迟建模中分别扮演什么角色？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：WLM 主要在布局前估计互连 RC；NLDM、CCS、ECSM 等是标准单元延迟/功耗模型，描述输入 slew、输出负载和电流行为。不能把 wire load model 与 cell delay model 混为一谈。

展开逻辑：WLM 适合早期估计，真实布局后应使用提取寄生。不同库模型的精度、查表维度和工具支持不同，签核时必须确认库、corner 和模型匹配。

常见追问：为什么 WLM 通过而真实布线后时序可能恶化？

易错点：把 WLM、SDF 和 Liberty 延迟模型当成同一种东西。

27. 生成时钟在 pre-CTS 和 post-CTS 阶段如何处理 network latency？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-CTS 通常使用理想时钟，源时钟的 network latency 会按生成关系传递；post-CTS 应使用 propagated clock，让工具根据真实时钟树计算网络延迟，避免继续叠加理想值。

展开逻辑：source latency、generated clock 关系和 propagated 状态必须与 SDC 一致。切换阶段后要检查 setup、hold、generated clock 波形和时钟路径报告。

常见追问：为什么 post-CTS 继续保留 pre-CTS 的 network latency 会造成重复计算？

易错点：把 source latency、network latency 和 insertion delay 当成同一个量。

28. CTS spec 文件通常需要定义哪些内容？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：通常包括 clock root、through pin、周期、目标 skew、insertion delay、transition、fanout、buffer/inverter、门控、route type、excluded pin 和报告选项。

展开逻辑：CTS spec 必须与 SDC、时钟模式和物理资源一致。目标 skew 不是越小越好，还要平衡功耗、插入延迟、占用面积、可布线性和 setup/hold。

常见追问：为什么 CTS spec 中的目标 skew 过小可能反而降低整体质量？

易错点：只设置 skew，不定义 root、through pin 和时钟例外。

29. 如何根据标准单元、宏单元和 IO 信息估算 die size？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先判断设计是 IO-limited 还是 core-limited。core-limited 需合计标准单元、RAM、其他宏、power ring 和 keepout，并按利用率换算标准单元面积；IO-limited 则主要受 pad 数量、边长、pitch 和封装约束限制。

展开逻辑：实际估算要使用工艺库和宏单元真实尺寸，不能照搬固定利用率。还要预留电源、通道、宏间距、拥塞和后续 ECO 空间。

常见追问：为什么提高标准单元利用率可能导致最终 die 反而变大？

易错点：只把 gate count 除以利用率，忽略宏、IO 和电源环。

30. OCV 和 CRPR/CPPR 在时序分析中如何配合？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：OCV 用 derating 表示工艺和位置变化，CRPR/CPPR 去除 launch 与 capture 时钟路径公共部分被重复计算的悲观量。setup 和 hold 需按各自最坏早晚到达组合评估。

展开逻辑：公共路径不是简单全部抵消，仍要结合 corner、clock uncertainty、串扰和工具模型。应从 timing report 中确认 derate、common path 和修正量，而不是手算一个平均偏差。

常见追问：为什么只看总 skew 不能判断 CRPR 是否正确？

易错点：把 OCV、skew 和 CRPR 当成同一个概念。

31. 时钟布线为什么常使用 double width、double spacing 和多重过孔？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：增大线宽和过孔可降低电阻、延迟和电流密度，提升 EM 可靠性；增大线间距可降低时钟作为 aggressor 对信号线的耦合。代价是占用更多布线资源和面积。

展开逻辑：这些规则应针对关键时钟和工艺允许的网络使用，并重新检查拥塞、功耗、skew、transition 和 DRC。不是所有时钟都适合无条件加宽加距。

常见追问：为什么时钟线加宽后仍可能出现 insertion delay 问题？

易错点：只看电阻下降，忽略额外金属资源和耦合环境。

32. tapeout 前同时存在 DRC、hold 和 setup 违例时，如何安排修复优先级？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先处理会直接阻止制造或造成连通错误的 hard DRC，再处理可能导致功能竞态的 hold；setup 也不能随意忽略，应结合产品频率、模式、数量和风险决定是否降频、ECO 或经过明确 waiver。

展开逻辑：优先级不是绝对排序，要区分真实违例、约束问题和可接受例外。所有留置项必须有影响范围、责任人、风险评估和后续验证证据。

常见追问：为什么 hold 违例通常不能靠降低工作频率解决？

易错点：为了报告变绿而把 setup 或 hold 路径错误标成 false path。

33. Multicycle path 约束为什么通常要成对设置 setup 和 hold？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：把 setup 检查推迟 N 个周期后，hold 通常需要用 N-1 的调整保持原本相邻有效边沿的检查关系；否则工具可能在过早或过晚的边沿上检查 hold。

展开逻辑：约束应明确 from/to、start/end、时钟方向和适用模式，并检查是否真的是协议规定的多周期路径。multicycle 不能替代 false path，也不能用来掩盖设计错误。

常见追问：只设置 multicycle setup 而不设置 hold 会发生什么？

易错点：只写 setup，忽略 hold 检查边沿发生改变。

34. pre-CTS、post-CTS 和 post-route 阶段的时序收敛方法有何不同？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-CTS 使用理想时钟，重点是 floorplan、逻辑结构和 setup；post-CTS 引入真实时钟树，重点处理 skew、insertion delay、setup/hold 和 buffer；post-route 加入真实 RC，需同时修复 setup、hold、串扰和 DRC。

展开逻辑：每个阶段都要先确认约束和报告可信，再选择逻辑、尺寸、时钟树、层选择、通道或 ECO 修复。后期局部优化可能影响其他场景，必须回归 MMMC。

常见追问：为什么 post-route 的小 buffer ECO 可能破坏另一条 hold 路径？

易错点：在 pre-CTS 阶段按 post-route 的真实 skew 方式修复。

35. 设计存在多个 function、scan 和 MBIST SDC 时，如何构建 MMMC 场景？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：按 library set、操作条件、RC/delay corner、constraint mode 和 analysis view 建立场景，再根据 setup/hold 的覆盖价值和运行成本选择代表性 function、at-speed scan、scan shift 等视图。

展开逻辑：不能简单把所有 SDC 叠加到同一模式。每个 view 要保持时钟、例外、功耗状态和库的一致，并检查未覆盖的 DFT 模式是否确实被代表。

常见追问：为什么 scan shift 重点通常在 hold，而 at-speed scan 更关注 setup？

易错点：把不同模式的时钟和例外混在一个 SDC 中。

36. SDF 和 SPEF 反标在时序相关性上有什么区别？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：SDF 直接携带门级仿真可使用的延迟，SPEF 携带提取的电阻、电容和耦合，STA 工具再根据库模型计算延迟。不同工具对 SPEF 的计算和建模可能造成差异。

展开逻辑：相关性检查要统一 RC corner、单位、库、derate、提取版本和时钟约束。可用可信工具生成 SDF，与 STA 报告对比路径、寄生和延迟来源。

常见追问：为什么同一份 SPEF 在不同 STA 工具中可能得到略有不同的延迟？

易错点：把 SPEF 当作已经完成的时序延迟文件。

37. 多电压域设计中 level shifter 和 isolation cell 如何决定位置？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：跨电压域的信号需要 level shifter；可掉电模块的输出需要 isolation。放在源端或目的端要综合电源可用性、驱动能力、cell 数量、布线和检查便利性。

展开逻辑：高到低和低到高的电平转换对电源连接要求不同。power intent、always-on 电源、隔离控制和关断状态必须与实际物理放置一致。

常见追问：为什么 isolation cell 不能只按信号方向随意放置？

易错点：把所有跨模块信号都加 isolation，或忽略 always-on 电源。

38. 模块掉电和上电时，isolation enable 应如何排序？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：关断时先打开 isolation，再关闭模块电源；上电时先恢复并稳定模块电源，再解除 isolation。控制信号本身应由 always-on 逻辑产生并同步到相关域。

展开逻辑：还要定义复位、状态确认、唤醒失败和超时行为，避免掉电域的未知值传播到 always-on 或其他工作域。

常见追问：如果 isolation enable 与电源控制来自不同时钟域，如何保证顺序？

易错点：先关电源再隔离，导致 X 或非法电平传播。

39. 如何找出大量时钟之间真正存在的 timing path？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先用 check_timing 检查约束完整性，再按 clock pair 使用 report_timing 的 from/to 条件扫描真实路径；结果要结合 generated clock、异步组和 false path 约束复核。

展开逻辑：时钟名字不同不代表一定异步，也不能因为路径难收敛就直接设 asynchronous。最终要确认路径是否符合 RTL 协议和 CDC 结构。

常见追问：为什么 report_timing 找不到路径不一定说明设计没有跨时钟数据？

易错点：只按时钟名称分类，不查看真实起点、终点和约束。

40. 后端流程中如何处理 integrated clock-gating cell？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：placement 阶段应使用 clock-gating-aware 策略，让 ICG 与相关时钟树和负载保持合理关系；CTS 阶段要识别 gating pin、测试旁路和时钟根；route 后检查门控时序、毛刺和功耗。

展开逻辑：门控使能必须在安全相位变化，ICG 的 setup/hold 与时钟树插入延迟会影响整体收敛。不能把 ICG 当普通组合单元随意移动。

常见追问：为什么 ICG 放得离时钟根太远可能增加功耗和 skew？

易错点：只检查门控逻辑功能，不检查 ICG 的物理时钟路径。

41. 什么是 SSO，PAD ring 设计中如何控制同时切换噪声？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：SSO 是 simultaneous switching outputs，多路 IO 同时切换会通过封装和 bonding wire 的寄生电感产生压降和 ground bounce。可增加电源 PAD、分散信号、控制 slew，并按工艺模型评估所需电源数量。

展开逻辑：信号 PAD 排布还要考虑 corner、回流路径、IO 电源域、EM 和封装限制。SSO 不能只按逻辑端口数量估算，应结合每类 IO 的切换因子和封装参数。

常见追问：为什么把大量高速 IO 集中在 PAD ring 的角落会更危险？

易错点：只看芯片内部电源网，忽略封装寄生造成的地弹。

42. 多时钟 IO 端口和虚拟时钟应如何写约束？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：数据 IO 应按真实外部接口时钟设置 input/output delay；同一端口对应多个合法时钟场景时，用独立 analysis view 或 -add_delay 叠加约束；外部接口常用同频同相的 virtual clock 表示芯片外部时序。

展开逻辑：时钟端口本身用 clock 定义，数据端口不能遗漏约束。post-CTS 若使用虚拟时钟，还要正确加入外部时钟 latency，并检查 unconstrained path。

常见追问：为什么一个 data port 的多个 input delay 不能简单覆盖彼此？

易错点：把 virtual clock 当作芯片内部真实时钟，或漏掉某个接口模式。

43. scan chain 中为什么插入 lockup latch？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：scan shift 速度较低但 hold 敏感；当前后 scan flop 的时钟插入延迟差异较大时，lockup latch 可利用半周期相位关系增加保持裕量，避免移位数据过早到达下一级。

展开逻辑：它不是万能修复，若时钟差异、相位或 latch 位置不合适仍可能 hold 违例。还要结合 scan clock、布局、测试模式和 lockup 的时钟连接检查。

常见追问：为什么 lockup latch 可能仍不能修复很大的 hold 违例？

易错点：认为插入 lockup latch 后所有 scan hold 都自动通过。

44. LVT 和 HVT 单元如何用于 timing-power tradeoff？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：LVT 阈值低、速度快但泄漏大；HVT 阈值高、速度慢但泄漏小。通常关键路径使用 LVT，非关键路径优先换 HVT，再用 MMMC 检查 setup、hold 和泄漏功耗。

展开逻辑：替换不能只看单条 setup 路径，还要关注共享网络、slew、IR drop 和其他模式。低功耗优化通常应在时序基本收敛后进行。

常见追问：为什么把非关键路径全部换成 HVT 仍可能导致新的 setup 违例？

易错点：把 LVT/HVT 当成只影响静态功耗、不影响时序的标签。

45. 层次化设计中如何确定 block pin 的位置和金属层？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：相关接口应尽量靠近，避免被宏或内部 blockage 遮挡；金属层要与顶层连接方向、电源层和相邻 block 保持兼容，并通过 trial route 或 flatten 结果验证。

展开逻辑：pin 位置不仅影响线长，还影响拥塞、过孔数量、时序和 block 可复用性。bottom-up 和 top-down 流程的 pin 决策依据不同，应冻结清晰的接口合同。

常见追问：为什么把所有 block pin 都放在同一边可能造成顶层拥塞？

易错点：只按 block 内部方便布线，不看顶层连接和电源层保留。

46. ScanFF 与 MuxedFF 有何异同，LEC 中 scan_en 如何处理？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：ScanFF 通常可看作带 scan_in/scan_en 选择路径的触发器，结构上类似 MUX 加 FF，但 scan 模式下的时序和功能约束不同。LEC 要根据是否发生 scan chain reorder 决定固定或关闭 scan_en。

展开逻辑：scan mux 会影响功能数据输入的时序和面积，不能只看逻辑等价。LEC、scan stitch、DFT mode 和功能 mode 必须使用一致的 scan 配置。

常见追问：为什么功能等价检查不能总是把 scan_en 固定为 0？

易错点：把 MuxedFF 和 scan cell 当成完全相同的时序单元。

47. 信号网络和电源网络上的 EM 违例分别如何修复？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：信号网可通过加宽、NDR、降低负载/扇出和插入 buffer 降低电流密度；电源网可增加 power mesh 密度和层数、均匀布置电源 PAD，并降低局部标准单元或时钟单元密度。

展开逻辑：修复要同时检查 IR drop、拥塞、时序和面积。信号网加 buffer 可能改变时序，电源网加金属或过孔可能增加耦合和布局阻挡。

常见追问：为什么只增加电源线宽度仍可能无法解决局部 EM？

易错点：把 signal EM 和 power EM 用同一种修复策略处理。

48. DFM 中的 OPC、RET、CMP 和 litho/电气分析分别关注什么？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：OPC 修正光学邻近效应，RET 提升分辨率，CMP 关注化学机械抛光造成的平坦化和密度问题，litho/电气分析评估制造图形与电气性能风险。后端还常涉及 double via、线宽间距和 dummy metal。

展开逻辑：DFM 不是单纯增加金属密度，填充和修正可能改变寄生、耦合、天线和 IR/EM。所有 DFM 操作后都应重新提取并做相关 signoff。

常见追问：为什么 dummy metal 插入后还要重新做 RC 和串扰分析？

易错点：把 DFM 当成只在最后跑一次的几何检查。

49. ESD 保护电路通常放在哪里，PAD ring 设计要注意什么？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：ESD 保护通常布置在 IO 及不同电源域的接口附近，为静电提供受控泄放路径，避免栅氧和核心电路受损。PAD ring 还要统筹 signal/power PAD、corner、filler、power cut、bonding 和电源隔离。

展开逻辑：ESD 结构必须服从 IO 库、封装和电源域规则，并检查寄生、电源噪声、面积和测试模式。不能只把二极管放上去而不验证完整泄放路径。

常见追问：为什么数字 IO 的 ESD 保护可能影响模拟电源噪声？

易错点：只按信号数量排 PAD，不考虑 ESD、电源和封装回流。

50. 两个物理条件相同的 clock-gating 单元，为什么从时钟到负载的路径延迟仍可能不同？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：路径延迟不仅由时钟输入和负载决定，还受具体 timing path、控制逻辑状态、串扰窗口和 PBA 路径相关性影响。因此相同的电气和物理条件不保证工具报告出相同延迟。

展开逻辑：应使用 path-based analysis 对实际激活路径检查，并比较控制信号、victim/aggressor、slew、load 和 mode。不能只按单元名称或局部 RC 判断整条路径。

常见追问：为什么 graph-based analysis 可能比 PBA 更悲观？

易错点：认为两个实例物理相同就必然拥有相同的 timing path delay。

51. WLM 如何根据 fanout 和 slope 估算互连 RC 与延迟？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：传统 WLM 先用 fanout 查表得到等效线长；当 fanout 不在表中时，用基准线长加上超出部分乘以 slope 进行估算，再用单位电阻、电容换算 net RC，最后交给延迟模型计算传播延迟。

展开逻辑：WLM 是综合阶段的统计估计，不能替代布局后的真实寄生；应确认 wire load mode、单位、fanout 定义、transition/load 与 NLDM、CCS 或 ECSM 模型一致，并在物理实现后用提取 RC 回归。

常见追问：为什么相同 fanout 在不同 WLM 下可能得到不同延迟？

易错点：把 WLM 的等效线长当成真实几何线长。；把 slope 当作电容或延迟，而不是线长估计参数。

52. pre-CTS 与 post-CTS 的 setup/hold clock uncertainty 如何调整？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-CTS 尚无真实时钟树，setup uncertainty 通常包含 PLL jitter 与预估 skew，hold uncertainty 通常保留 skew 项；post-CTS 已由 propagated clock 体现实际 skew 后，uncertainty 主要保留 jitter，hold 的 skew 项通常清零或按方法学重新定义。

展开逻辑：不能同时把已传播的 skew 和旧的 skew pessimism 重复计算；修改后要在所有 analysis view 检查 setup/hold、generated clock 和 IO path，并确认 jitter、early/late 的定义一致。

常见追问：为什么 post-CTS 仍不能把所有 clock uncertainty 都清零？

易错点：post-CTS 仍把 pre-CTS 的 skew 全额加到 uncertainty。；把 setup 和 hold uncertainty 当成同一个参数。

53. CTS 中如何同时改善 clock skew 和 insertion delay？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先确认 clock root、through pin、sink 分组和目标约束，再选择合适的时钟 buffer/inverter、RC 合理的布线层、线宽/过孔和 max fanout，并通过 CTS optimization 反复迭代。skew 目标不能脱离 insertion delay、transition、功耗和布线资源单独压到最小。

展开逻辑：可用适度的目标 skew、合理 transition 和 min insertion delay，避免使用过大或过小的驱动；必要时在 CTS 阶段直接完成关键 clock route。每次修改都要回归 propagated timing、门控时钟、生成时钟和跨模式结果。

常见追问：为什么把目标 skew 设得过小，可能反而增大时钟树代价？

易错点：只靠无限增大 clock buffer，而不检查 root、布线层和 fanout。；只看 skew 数值，忽略 insertion delay 和 transition。

54. CTS 使用 clock buffer 与 clock inverter 各有什么优缺点？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：Buffer 逻辑直观、后期修改方便，但级联通常带来更大面积、功耗和 insertion delay；inverter 可能更省面积和功耗、延迟较小且有利于 duty-cycle，但树结构和后期修改更复杂，通常需要成对使用以保持极性。

展开逻辑：选型还要看 rise/fall 对称性、驱动能力、可用库、占空比和 CTS 工具支持；不能只按单元面积判断，最终应以 slew、skew、latency 和 power 报告为准。

常见追问：为什么单个 inverter 不能直接替代一个保持逻辑极性的 buffer？

易错点：忽略 inverter 带来的逻辑极性变化。；把 buffer 或 inverter 的功耗、延迟优劣说成与库和负载无关。

55. 芯片长宽比不同，如何根据水平和垂直 routing resource 选择 die 形状？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先扣除不可用金属层和专用电源层，再比较各层可提供的水平、垂直布线资源；若水平资源需求更高，选择更有利于水平通道的宽型长宽比，若垂直资源更紧张则选择更有利于垂直通道的高型形状。

展开逻辑：还要结合宏和 IO 分布、拥塞热点、时钟/电源层以及 block pin 方向，不能只按面积或周长选形状。应通过 trial route 和 congestion report 验证长宽比是否真的改善可布线性。

常见追问：为什么同样面积的两个矩形 die 可能有不同的布线可实现性？

易错点：把长宽比只当成面积问题。；把金属层数量直接等同于有效的水平或垂直 routing resource。

56. IO-limited 设计如何减小 die size？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：可通过 stagger 或双排 IO、在封装允许时把部分 IO 放到不止四边、选择更窄的 IO cell，并调整芯片长宽比提升边长利用率。前提是满足封装、ESD、SSO、电源和信号完整性规则。

展开逻辑：先确认面积瓶颈确实来自 PAD pitch 而非 core；重新排布后要复核电源 PAD 数量、bonding 或 flip-chip、corner、power cut 与 IO timing。不能单纯压缩 PAD 间距或去掉电源和 ESD 结构。

常见追问：为什么 IO-limited 芯片不一定适合把 core utilization 拉得更高？

易错点：忽略封装、供电和 ESD 约束。；把 IO-limited 与 core-limited 设计混为一谈。

57. CPPR/CRPR 与 incremental SDF 在 setup/hold 分析中的差异是什么？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：CPPR/CRPR 会消除 launch 和 capture 时钟路径公共部分的 OCV 悲观；使用 incremental SDF 时，setup 分析通常仍需对公共段的增量延迟按 early/late 组合取差，hold 在同沿检查下可能连增量项也被公共路径抵消。

展开逻辑：先区分基本寄生延迟、增量串扰延迟和 OCV derate，统一 WC/BC、early/late、rise/fall 与 SDF 方向；不要把普通 CPPR 与增量 SDF 一概视为同一抵消。可用小电路手算，再与 STA report 的每段贡献对齐。

常见追问：为什么同一公共时钟段在 setup 和 hold 中的 CPPR 结果可能不同？

易错点：看到公共路径就无条件抵消所有延迟。；把 incremental delay 当作绝对延迟，忽略它可能为负值。

58. pre-mask ECO 与 post-mask ECO 流程有什么差异？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-mask ECO 发生在 base layer tapeout 前，可在网表中使用允许的标准单元并复用原有布局布线后做 ECO P&R、STA、DRC/LVS；post-mask ECO 要保持 base layer，通常只能使用 spare cell 或指定 ECO cell，布线范围和可改动资源受限。

展开逻辑：两者都应先确定变更网表、等价性、物理可用资源和影响范围，再做增量验证；post-mask 还要检查 spare/ECO cell 的位置、电源连接和可达金属层。不能把 post-mask 当作普通综合重跑。

常见追问：为什么 post-mask ECO 通常比 pre-mask ECO 更受单元和布线资源限制？

易错点：以为 post-mask ECO 也能任意新增标准单元。；只看功能等价，不做 STA、DRC 和 LVS 检查。

59. 局部标准单元 pin 密度过高会造成哪些 P&R 问题，如何修复？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：局部 pin 过密会造成 pin access 困难、via/track 不足、局部拥塞、DRC 和时序恶化。可减少高 pin 单元使用、降低局部 utilization、调整模块形状或 placement 约束，并让综合或前端改写为更易布线的结构。

展开逻辑：先用 pin、track 和 congestion report 区分是 cell 选择、模块形状还是电源/宏 blockage；修复后要复查时序、面积和功耗，避免把拥塞简单挪到邻区。

常见追问：为什么只降低全芯片 utilization，可能不能解决一个局部 pin-access 热点？

易错点：只看 global congestion，不定位局部 pin access。；把增加 buffer 当成所有 pin 密度问题的通用解。

60. 时序约束由谁定义，后端团队应提供哪些输入和反馈？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：clock/generated clock 和大多数接口、例外约束应由设计规格、系统时序以及前端和架构共同确定；后端不应擅自发明 false path 或 multicycle。后端应提供 clock network delay/skew、DRV、实现可行性和 SDC sanity-check 反馈。

展开逻辑：约束合同要明确 mode、时钟关系、IO budget、例外依据和责任人；后端可通过 report_timing 和 check_timing 发现 unconstrained 或不合理路径，再回到前端和系统确认。每次修改都需在 MMMC 和功能模式回归。

常见追问：为什么后端看到难收敛路径时不能直接加 false path？

易错点：把工具报告当成约束语义的来源。；用后端结果掩盖功能上真实存在的路径。

61. function 时钟树不平衡时，如何平衡独立的 scan clock？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：若工具支持 multi-mode CTS，可在同一 CTS 中同时建模 function 和 scan 时钟；否则在 CTS spec 中共同定义两类时钟，并把 scan clock 的 MUX 设为 leave pin，使其相对 function 到 MUX 的延迟做动态平衡。

展开逻辑：要确认 scan shift、capture 的时钟模式、MUX 选择和共享树段，检查 scan hold、capture setup 以及 mode 间的 skew/latency；不能只按 function 最平衡来设计 scan clock。

常见追问：为什么只单独优化 scan clock 的绝对 latency，仍可能无法解决 scan hold？

易错点：把 scan clock 当成完全独立的树，忽略与 function clock 的共享段。；漏掉 MUX 选择和不同测试模式的约束。

62. IR-drop 分析报告至少应包含哪些 mode 和指标？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：至少应覆盖各相关 mode 下的 static 与 dynamic IR-drop，并给出热点位置、最大及分布式压降、限值裕量和对应电源网络；通常还要结合 function mode 的 EM 与其他可靠性报告。

展开逻辑：报告要区分电源域、时间窗口、向量或活动率和分析角落，说明限值来源与违例数量；修复后应复跑 worst mode，不能用平均压降掩盖局部热点。

常见追问：为什么只看一个 static IR-drop 数字，不能代表动态工作时的最坏情况？

易错点：把 voltage drop 和 current density 混为一谈。；只报告一个模式或一个全芯片平均值。

63. scanDEF 如何生成，后端使用它解决什么问题？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：完成第一次 scan-chain stitch 后，由 DFT 工具导出 scanDEF，记录 scan chain 的连接和顺序等物理实现所需信息；后端可据此在 placement、reorder 或后续 P&R 中保持并优化 scan 连接。

展开逻辑：导出前要固定 scan cell、链路数量、端点和测试模式；导入后检查链路完整性、lockup 和时钟连接、物理长度与 hold。不能把 scanDEF 当成普通功能 netlist，或在 stitch 状态不一致时重复生成。

常见追问：为什么通常在第一次 scan-chain stitch 后再输出 scanDEF？

易错点：误以为 scanDEF 可以替代 scan netlist。；忽略 DFT 与 P&R 版本、链路数量的一致性。

64. 为什么静态功耗优化通常放在 timing closure 之后？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：常见方法是把非关键路径的低阈值单元换成 HVT；这会降低 leakage 但减慢单元，若 setup 尚未收敛，替换可能进一步恶化关键路径。因此应先建立可接受的时序基线，再在安全裕量内做功耗优化并回归 timing。

展开逻辑：优化要按 path slack、多个 mode/corner、IR drop 和共享网络评估，不能只对某一条报告路径换 cell；每次替换后同时检查 setup、hold、slew、功耗和面积。

常见追问：为什么 HVT 替换即使发生在当前非关键路径，也可能造成新的 setup 违例？

易错点：把 leakage 优化当成与时序无关。；只看单一 corner 或单条路径的结果。

65. 标准单元 leakage 是否依赖输入状态？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：依赖。输入状态会改变晶体管的源漏电压、体效应和内部串联器件工作点，从而改变亚阈值等泄漏；因此同一标准单元在不同输入向量下的 leakage 可能不同。

展开逻辑：分析时要使用库中与输入状态相关的功耗模型或 vector-based 方法，并区分 cell leakage 与切换功耗；不能只用一个平均 leakage 代表所有模式。

常见追问：为什么高阈值单元通常能降低 leakage，却可能牺牲 setup slack？

易错点：认为 leakage 只由单元类型决定。；把 dynamic power 与 leakage power 混淆。

66. 同一区域同时有 IR-drop 和 routing congestion 时，如何处理？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先识别是否由局部 cell 密度或电源单元集中造成，再适度降低该区域标准单元密度、分散高功耗和时钟单元，并重新规划可用电源与信号资源；修复后同时验证 IR、拥塞、时序和面积。

展开逻辑：不能只加电源金属或只推走信号；电源加宽或加层可能占用更多 routing tracks，单纯降密度又可能增加线长。应结合 power mesh、macro blockage、clock cell 分布和 hotspot report 迭代。

常见追问：为什么把 power mesh 加密，可能让 routing congestion 更严重？

易错点：把两个报告分开修，导致一边好一边坏。；只看全芯片平均值，不定位同一区域的热点。

67. processing antenna 违例有哪些常见修复方法，如何选择？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：常见方法包括在适当位置做 jumper 或跳线、插入 antenna diode，或用 buffer/分段驱动切断长金属暴露面积；选择取决于工艺规则、可用单元、时序、面积和金属层约束。

展开逻辑：修复后要重新跑 antenna 和 DRC，并检查 diode 电容、buffer 延迟、功耗及新 via/spacing 违例；不能只按线长判断，而要按工艺定义的 antenna ratio 与连接阶段评估。

常见追问：为什么插入 diode 后仍需做时序和寄生回归？

易错点：把 shielding 或 double spacing 当成通用 antenna 修复。；忘记检查 diode 方向和工艺规则允许的连接位置。

68. 哪个 PVT corner 通常最容易出现最大 leakage，为什么？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：在常见 CMOS 库中，FF、高电压、高温组合通常更容易产生最大 leakage：快工艺与高电压增强导通，温度升高又显著增加亚阈值和结漏电。最终仍要以工艺库定义和 signoff corner 为准。

展开逻辑：不能把最大 leakage corner 与最大 setup 或 hold corner 混为一谈；应按 power analysis 的 library、mode、输入状态和电压温度组合查看 worst case。

常见追问：为什么最大 leakage corner 不一定是 setup 最差的 corner？

易错点：看到 FF 就不再检查电压和温度。；将 dynamic power corner 直接当成 leakage corner。

69. PAD ring 从信号 PAD、电源 PAD、power cut 到 ESD 和 EM 应如何规划？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：先按系统接口和 floorplan 确定信号 PAD，再按 core/IO 功耗、SSO 和 EM 估算并插入足够的 power/ground PAD，随后加入 filler、corner、power cut、power-on control 与 ESD 结构，最后做电源完整性和封装规则检查。

展开逻辑：power cut 用于不同 core/IO 电压域、power island 或模拟/数字电源隔离；电源 PAD 数量和位置要结合 bonding 或 flip-chip、回流路径、SSO 与每根电源线的电流分配。不能只按信号数量等间距排 PAD。

常见追问：为什么 PAD 数量够用，仍要检查每段 power ring 的 EM？

易错点：把 power PAD、ESD 和 corner PAD 当成可随意删减的 filler。；忽略 voltage island boundary、SSO 和封装回流路径。

70. 同时使用上升沿和下降沿时，PLL jitter 与 duty-cycle variation 如何写入时序约束？

问题意图：检查数字 IC 后端设计中该知识点能否被准确、简洁地解释。

30 秒回答：应把 PLL jitter 作为相关时钟的 uncertainty，并分别考虑 rise/fall 的 early/late 关系；duty-cycle variation 可通过 rise/fall 不同的 uncertainty，或对 PLL 输出时钟设置 source latency 的 early/late 偏差来表达。

展开逻辑：约束要覆盖由该 PLL 派生的时钟和 posedge/negedge 组合路径，避免只给上升沿一个统一值而遗漏下降沿；修改后检查 setup/hold、generated clock 和 clock waveform。具体命令形式应服从工具语法和组织方法学。

常见追问：为什么只设置一个对称 clock uncertainty，可能漏掉 duty-cycle variation 对半周期路径的影响？

易错点：把 jitter 和 duty-cycle variation 当成同一个参数。；ps/ns 单位写错，或遗漏 fall-to/fall-from 等方向。