DFT 与可测性设计面试题库

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题型范围：名词解释、30 秒简答、概念辨析、原理说明和工程判断。回答先给结论，再补充条件、机制和验证方法。

1. 动态功耗、短路功耗和静态功耗分别来自哪里？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗主要来自节点电容充放电，近似与活动因子、负载电容、频率和电源电压平方成正比；短路功耗来自输入转换期间上下拉管同时导通；静态功耗来自亚阈值、栅泄漏和结泄漏。降低功耗要同时控制切换、供电、尺寸、阈值和电源门控。

展开逻辑：降低电压最有效但会损失速度和噪声裕量；降低活动因子可用时钟门控、操作数隔离和数据编码；多阈值设计在速度与泄漏之间折中。短路功耗与输入斜率、上下拉尺寸及负载相关，不能仅靠降低频率解决。

常见追问：为什么低功耗设计中时钟网络常占很大比例？

易错点：把所有功耗都称为动态功耗，忽略静态泄漏在先进工艺中的占比。

2. 时钟偏斜和时钟抖动怎样影响时序裕量？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：时钟偏斜是不同寄存器收到同一时钟边沿的时间差，可能有利也可能不利；抖动是时钟边沿相对理想位置的随机或确定性变化，会压缩可用建立/保持裕量。时序分析要按最差早到、晚到组合评估，并在时钟树、布线和约束中控制它们。

展开逻辑：发射端和捕获端的偏斜符号对建立和保持约束影响不同。源同步接口、时钟树平衡、去耦和低噪声供电有助于减小不确定性。不能只看平均偏斜，需考虑 PVT 角和相关性。

常见追问：为什么有意引入时钟偏斜有时能改善建立时间？

易错点：把偏斜和抖动当成同一个统计量，或忽略保持约束。

3. 如何系统地完成数字 IC 的 PPA 与可靠性优化？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：先把性能、功耗、面积、噪声、电源完整性和寿命转成可测指标与预算，再定位关键路径、热点模块、时钟网络和高活动节点。通过架构重构、流水线、门尺寸、阈值选择、电压域、时钟门控和物理布局联合优化，最后用多工艺角、寄生后仿真和极限向量闭环验证。

展开逻辑：性能优化可能增加功耗和面积，低功耗门控又可能引入唤醒延迟、毛刺和测试复杂度。可靠性还要覆盖电迁移、IR drop、热和老化。任何优化都应保留功能等价、时序收敛和可测试性证据。

常见追问：如果功耗超标但性能已接近下限，你会从哪里入手？

易错点：只给出单一技巧，如“加大晶体管”或“降低电压”，不说明副作用。

4. 时序收敛后，数字 IC 还能从哪些方面降低动态功耗？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗近似与开关活动率、电容、电压和频率平方/线性相关。时序满足后，可优先做时钟门控、操作数隔离、减少无效翻转、优化高扇出网络和存储器访问；若系统允许，再评估降频或降压。每项优化都要重新检查时钟门控时序、IR 压降、峰值电流和功能等价性。

展开逻辑：先用功耗分析定位时钟树、高切换组合逻辑、总线和 SRAM 等主要贡献，再选择 RTL、综合或物理实现层的手段。时钟门控需保证使能信号在安全时序窗内变化；操作数隔离要避免引入毛刺和额外逻辑。最终用矢量相关功耗、门级仿真和峰值场景验证节省是否真实。

常见追问：为什么平均功耗下降后，峰值电流仍可能更差？

易错点：只看综合报告的平均功耗，忽略真实活动率、时钟门控覆盖率和电源完整性。

5. 门控时钟为什么可能带来毛刺和时序风险？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：若用普通组合逻辑直接与时钟相与，控制信号在时钟高电平期间变化会产生窄脉冲，导致部分触发器误采样。应使用集成时钟门控单元，在安全相位锁存使能，并对门控时钟做 CTS、STA 和测试模式约束。

展开逻辑：区分门控使能的同步性、测试旁路、时钟域和占空比，验证打开/关闭边界、复位和 scan 模式下没有毛刺。

常见追问：为什么门控使能通常在时钟低电平期间更新？

易错点：把时钟当普通数据用组合逻辑随意生成，忽略毛刺和时钟偏斜。

6. 动态功耗估算中的活动因子如何获得？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：动态功耗近似为 $P=\alpha C{V}^{2}f$，其中 α 是单位时间内发生有效翻转的活动因子；它可由 RTL 仿真、门级仿真或真实工作负载产生的切换文件统计。活动因子依赖输入分布、相关性、门控和毛刺，不能用一个固定常数覆盖所有场景。

展开逻辑：同时分析时钟功耗、短路功耗、互连电容和电源门控，比较典型、峰值和最坏工作负载；功耗优化后要重新验证时序和功能。

常见追问：为什么 RTL 估算的动态功耗可能低于门级实际功耗？

易错点：只按寄存器翻转率估算，忽略组合毛刺、时钟树和互连电容。

7. SRAM 与 DRAM 的存储单元和刷新机制有什么区别？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：SRAM 通常用交叉耦合反相器保持状态，只要供电存在就不需要周期刷新，速度快但单元面积较大；DRAM 用晶体管和电容存储电荷，密度高但电容会漏电，必须定期刷新，读出还可能是破坏性的。两者在容量、带宽、功耗和控制复杂度上取舍不同。

展开逻辑：说明 SRAM 的读写稳定性、位线预充电和静态功耗，以及 DRAM 的行列寻址、感测放大器、刷新窗口和保持时间。先进存储还需考虑软错误、工艺波动和电源噪声。

常见追问：为什么 DRAM 的读操作通常需要恢复原有电荷？

易错点：把 SRAM 说成断电不丢数据，或认为 DRAM 只在写入时需要刷新。

8. D 触发器与 RS 触发器在功能和时序上有什么区别？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：RS 触发器直接由置位和复位输入控制，某些输入组合可能是非法或不确定；D 触发器把数据输入映射为下一状态，通常在时钟有效边沿采样，避免了 RS 的非法组合。D 触发器仍需满足建立时间、保持时间和时钟到 Q 延迟。

展开逻辑：画出 RS 的状态表和 D 触发器的边沿采样过程，再说明同步设计、异步置位/复位与亚稳态风险。若由门电路实现，还要考虑门延迟造成的竞争、冒险和复位释放问题。

常见追问：为什么 D 触发器的输入在时钟边沿附近变化会产生亚稳态？

易错点：把锁存器、触发器和寄存器当作同一类时序元件，或忽略 RS 的非法输入状态。

9. DRAM 的感测放大器和预充电电路怎样配合？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：DRAM 读出时，单元电容只会让预充到中间电平的互补位线产生很小的差分电压，感测放大器把它放大到完整逻辑电平，并通过位线把数据恢复回单元。预充电电路在下一次访问前把位线重新置于规定的中间电平，保证读写初始条件一致。

展开逻辑：说明激活、感测、恢复、预充电的时序关系，以及位线失配、噪声、温度和工艺对感测裕量的影响；读操作通常是破坏性的，因此恢复动作不能省略。

常见追问：为什么预充电电压通常选在电源的一半附近？

易错点：把预充电当成刷新，或忽略感测放大器失调导致的读写错误。

10. 制造测试和功能验证分别关注哪些错误？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：制造测试关注流片和封装造成的短路、断路、桥接、延迟、存储器和工艺缺陷；功能验证关注 RTL 或系统设计是否符合规格、协议和算法。前者依赖故障模型与测试向量，后者依赖场景、断言和参考模型。

展开逻辑：两者会共享部分仿真和覆盖工具，但 pass/fail 依据不同。DFT 逻辑本身也需要功能验证、门级验证和物理实现检查。

常见追问：为什么一个设计的功能覆盖率高不等于制造故障覆盖率高？

易错点：把 verification、validation、testing 三个层次混为一谈。

11. stuck-at、transition、bridging 和 open fault 分别描述什么？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：stuck-at 把节点抽象为永久固定 0 或 1；transition fault 描述上升或下降转换过慢；bridging fault 描述不应相连的网络发生短接；open fault 描述连接断裂或接触不良。不同模型对应不同测试时序和覆盖率。

展开逻辑：故障模型是对物理缺陷的抽象，不会覆盖所有真实失效。先进工艺还需要路径延迟、漏电、压降和诊断模型，测试策略应与产品风险和工艺特征匹配。

常见追问：为什么 stuck-at 覆盖率高仍可能漏掉速度缺陷？

易错点：把一种故障模型的覆盖率当成所有制造质量的证明。

12. Scan test 的 setup、load、capture 和 unload 分别做什么？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：setup 配置测试模式和扫描控制，load 通过 SI 在多个 shift 周期装入测试模式，capture 暂时切回功能路径让组合逻辑响应被寄存器采样，unload 再把响应从 SO 移出比较。不同模式下的时钟和使能必须严格定义。

展开逻辑：扫描链把时序逻辑转成可测试组合网络，但 shift 与 capture 的功耗、频率和时钟关系不同。压缩、X 处理和多时钟链会进一步改变流程。

常见追问：为什么 capture 阶段不能一直保持 scan enable 有效？

易错点：把 shift 和 capture 当成同一种时钟操作，忽略功能路径响应。

13. scan enable 在扫描测试中起什么作用？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：scan enable 选择寄存器是处于移位模式还是功能捕获模式。有效时串行输入输出链路工作，撤销后寄存器按功能数据路径运行。它的切换必须满足时序、复位和测试控制约束，避免在 capture 边沿附近变化。

展开逻辑：scan enable 还会影响时钟门控、异步复位和压缩逻辑。设计中要检查所有扫描单元的极性、测试模式隔离和异常恢复。

常见追问：为什么 scan enable 的毛刺可能污染 capture 结果？

易错点：只把 scan enable 当作静态配置位，不检查切换窗口和跨域。

14. lockup latch 为什么常用于跨时钟扫描链？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：相邻扫描单元若由不同相位或不同偏斜的时钟驱动，移位数据可能在边沿附近产生 hold 违例。lockup latch 在链路中提供额外的保持窗口，把时钟域或物理位置造成的偏斜隔离开。

展开逻辑：锁存器的电平敏感特性、测试时钟相位和物理位置都要匹配。插入 lockup 会增加面积、延迟和布线复杂度，但通常比让整条扫描链在 hold 上失效更可控。

常见追问：为什么 scan 链在功能模式中不一定需要 lockup latch 的同样行为？

易错点：只按寄存器数量插链，不分析扫描移位时钟和 hold 关系。

15. 故障覆盖率和测试覆盖率为什么不能简单画等号？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：故障覆盖率是被测试向量检测到的故障模型比例，测试覆盖率还可能包括模式、链路、诊断、参数和结构检查的更广范围。高故障覆盖率不代表测试时间、功耗、诊断分辨率和真实缺陷筛选都满足产品要求。

展开逻辑：报告中还要区分 detected、possibly detected、untested 和 aborted 等状态，并说明故障模型、约束和 X 处理。比较不同版本时必须保持同一模型和过滤规则。

常见追问：为什么加入大量 X mask 可能让覆盖率看起来变好却降低检测能力？

易错点：只看一个百分比，不核对 X 来源、不可测故障和统计口径。

16. X 状态为什么会影响扫描压缩和签名分析？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：未知值可能来自未初始化寄存器、三态总线、模拟接口或未约束逻辑，进入压缩器或 MISR 后会污染多个输出位，导致真实故障被掩盖或误报。需要通过 X source 分析、约束、屏蔽或 X-tolerant 结构控制影响。

展开逻辑：X mask 只能在确认来源和风险后使用，否则会把不可测区域永久隐藏。验证应同时检查正常模式、测试模式和不同电源/复位条件下的 X 传播。

常见追问：为什么简单把所有 X 都强制为 0 可能掩盖设计问题？

易错点：把仿真未知态当作无关噪声，忽略它在硬件中的具体来源。

17. MBIST 中如何考虑不同存储器的分组和时钟？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：分组要平衡测试时间、并行度、功耗、物理距离、控制器资源和宏类型；不同频率或不兼容端口的存储器不能简单共用同一 at-speed 测试时钟。频率选择必须保证覆盖率和时序，而不是只追求并行。

展开逻辑：将高低频存储器混组可能让高频宏失去 at-speed 覆盖，或让低频宏承受不必要的功耗和时序压力。分组方案要与 MBIST 控制器、SDF 和物理实现共同验证。

常见追问：为什么把所有存储器并行测试可能反而降低量产收益？

易错点：只按测试时间最短分组，忽略电源、时钟、物理和覆盖率。

18. 边界扫描和 JTAG TAP 控制器的主要价值是什么？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：边界扫描在芯片 I/O 周围加入可串行控制和观察的单元，用于板级互连测试、引脚控制和器件访问。JTAG TAP 通过 TCK、TMS、TDI、TDO 进入标准状态机，选择指令并移位数据寄存器。

展开逻辑：边界扫描可以在不运行核心功能的情况下检查 PCB 连接，但测试时钟、电平、复位和指令寄存器必须符合协议。它也可承载调试或内部访问，但权限和安全要单独设计。

常见追问：为什么边界扫描能发现板级开路而不等同于核心逻辑 ATPG？

易错点：把 JTAG、scan 和功能测试当成同一条测试链。

19. launch-on-capture 和 launch-on-shift 如何用于 at-speed transition test？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：launch-on-capture 在一次功能捕获中产生激励，再用下一次捕获观察转换；launch-on-shift 通过最后一个移位边沿发射激励，再用功能捕获边沿采样。两者对时钟脉冲、scan enable、功耗和约束要求不同。

展开逻辑：at-speed 测试要真正使用目标频率或等效脉冲间隔，才能检测路径延迟故障。测试时钟 skew、占空比、PLL、门控和电源压降都会影响覆盖率。

常见追问：为什么低速 scan shift 不能替代 at-speed transition test？

易错点：把静态 stuck-at 测试和动态延迟测试混为一谈。

20. DFT 测试功耗为什么需要单独评估？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：scan shift 可能让大量寄存器同时翻转，capture 可能激活大范围组合逻辑，造成 IR drop、地弹、局部过热和测试误判。测试功耗的峰值和平均值都可能不同于正常功能模式。

展开逻辑：可以通过降低 shift 频率、分组链、功耗感知 ATPG、低翻转填充、捕获隔离和分时测试降低风险。功耗优化不能以覆盖率和诊断能力失效为代价。

常见追问：为什么把 scan 频率降下来仍可能无法解决 capture IR drop？

易错点：只降低移位频率，忽略捕获瞬间的组合逻辑同时翻转。

21. DFT 设计规则检查通常要检查哪些结构问题？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：常见检查包括扫描链连通性、scan enable 和测试时钟关系、不可扫描单元、锁存器和跨时钟链、异步复位、压缩器、X 源、测试点、内存控制器和模式隔离。目标是保证结构可插入、可移位、可捕获并可诊断。

展开逻辑：DFT DRC 不是功能仿真替代品；它应和门级时序、ATPG、等价性、功耗及物理实现一起闭环。发现问题时要回到设计约束和单元库，而不是只改报告过滤。

常见追问：为什么一个 scan chain 连通并不代表它能在目标频率下可靠工作？

易错点：只检查 netlist 连线，不检查时钟、hold、功耗和模式切换。

22. 测试点怎样改善可测性，又会带来什么代价？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：控制点帮助把难以驱动的内部节点置于有利状态，观测点帮助把故障效应传播到扫描或压缩输出。它们可以提高 ATPG 覆盖率、减少模式数和测试时间，但会增加面积、负载、时序、功耗和物理拥塞。

展开逻辑：测试点选择应基于不可测故障分析和收益评估，避免盲目插入。插入后要重新做功能等价、时序、功耗、DFT DRC 和物理 signoff。

常见追问：为什么增加观测点可能让目标路径 setup 变差？

易错点：只看覆盖率收益，忽略新增 mux、负载和布线。

23. 频率分档为什么可以看作制造测试的一个应用？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：通过 at-speed 或性能测试测出芯片在规定电压温度下的最大可靠频率，可以把芯片按性能分档。分档结果既反映工艺离散性，也能筛除时序或电源完整性不足的芯片。

展开逻辑：分档必须定义测试条件、时钟、误差裕量和重复性，不能把一次偶发失败直接当成芯片等级。测试模式本身的 IR drop、温度和 ATE 精度也会影响结果。

常见追问：为什么同一颗芯片在不同电压温度下可能得到不同频率等级？

易错点：把分档看成固定标签，忽略 PVT 和测试条件。

24. DFT 结构如何避免影响正常功能模式？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：测试逻辑应在功能模式下旁路或保持透明，scan mux、测试点、BIST 控制和边界单元的默认状态必须与功能路径兼容。测试控制还要有明确复位、权限和时钟隔离，避免悬空或误进入测试模式。

展开逻辑：正常模式验证应覆盖测试控制的随机非法组合、上电顺序和异常退出。物理实现还要检查测试结构对功耗、IR、时序和串扰的影响。

常见追问：为什么测试模式信号需要同步和约束，而不能只由顶层端口直接驱动？

易错点：认为测试信号只在 ATE 上使用就不会产生时序和跨域问题。

25. ATE 在芯片量产测试中承担什么角色？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：ATE 提供受控的电源、时钟、输入向量、采样和结果判定，执行 scan、存储器、边界扫描、参数和性能测试。它把芯片内部 DFT 结构与制造质量判定连接起来。

展开逻辑：ATE 通道数、向量存储、时序精度、并行度和测试时间会影响成本。设计阶段需要提供测试模式、时序、限制条件和诊断信息，确保芯片与测试程序匹配。

常见追问：为什么测试向量在仿真通过仍可能在 ATE 上失败？

易错点：忽略电气负载、时序精度、封装、供电和测试程序映射。

26. 如何理解 DFT 对面积、时序和功耗的三重代价？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：扫描单元、压缩器、BIST 和测试点会增加面积与布线；mux、锁存器和额外负载可能影响功能时序；shift/capture 模式会增加切换功耗和电源压力。DFT 设计要在覆盖率和这些代价之间做系统折中。

展开逻辑：代价评估应按功能模式、shift、capture、不同电压域和测试时钟分别统计。通过共享控制器、合理链平衡、功耗感知 ATPG 和物理感知插入可以减少副作用。

常见追问：为什么 DFT 面积很小仍可能造成明显时序损失？

易错点：只看门数量，不看关键路径上的 mux、负载、时钟和布线。

27. 如何验证 DFT 修改没有破坏原有功能？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：先做插入前后网表或 RTL 的等价性检查，再分别运行功能仿真、scan shift/capture、ATPG、门级时序、功耗和物理规则检查。对关键模式要比较复位、时钟、异常和测试退出行为。

展开逻辑：验证清单应覆盖正常模式、scan enable 切换、BIST 完成、压缩器 X 处理和多时钟域。只跑 ATPG 通过不能证明功能模式没有被旁路或负载改变。

常见追问：为什么 DFT 插入后需要重新做功能等价而不是只看 ATPG 覆盖率？

易错点：把测试向量覆盖率当成设计功能保持不变的证明。

28. 测试诊断与单纯的 pass/fail 判定有什么区别？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：pass/fail 只回答芯片是否超过测试阈值，诊断还要定位可能的链、逻辑、存储器、物理区域或故障类型，帮助分析良率和改进工艺。诊断需要保留压缩响应、模式信息和故障映射。

展开逻辑：压缩、X mask、多个故障和模拟噪声都会降低诊断分辨率。设计时应在测试时间、数据量和定位精度之间选择合适的观测点和报告格式。

常见追问：为什么同一颗坏片可能需要多个测试模式才能定位？

易错点：把一次失败响应当成唯一故障位置，忽略别名和多故障传播。

29. LSSD 扫描单元适合解决什么特殊时序问题？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：LSSD 采用电平敏感锁存器和相位分离的扫描时钟，适合包含锁存器的设计，并能在移位时提供明确的时序隔离。代价是额外时钟、面积和布局布线复杂度。

展开逻辑：使用 LSSD 时要定义两相时钟的非重叠关系、功能模式行为和扫描链连接。它不是所有现代标准单元设计的默认选择，应根据库和工艺要求决定。

常见追问：为什么 LSSD 会增加后端时钟规划难度？

易错点：只看锁存器易于扫描，忽略两相时钟、非重叠和布线资源。

30. 为什么 DFT signoff 需要同时看测试模式的 STA 和功耗？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：测试模式可能使用不同的时钟、scan enable、压缩和 BIST 控制，数据路径、切换活动和电源压力与功能模式不同。若只做功能 STA 或平均功耗分析，可能漏掉 shift hold、capture setup 或测试 IR/EM 失败。

展开逻辑：测试约束要明确时钟、例外路径、模式切换和 ATE 条件。结果还应和 ATPG 生成的模式、SDF 仿真及物理实现版本保持一致。

常见追问：为什么测试模式下某些功能路径会被打开而正常模式不会？

易错点：复用功能约束，忽略 scan mux、BIST 和测试控制带来的模式变化。

31. MBIST 测试算法为什么要同时权衡测试时间和故障覆盖率？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：更长、更丰富的读写序列通常能覆盖更多故障，但会增加测试时间、功耗和控制复杂度；更高并行度可缩短时间，却可能受宏类型、时序和电源限制。

展开逻辑：测试算法应按存储器容量、端口、频率、故障风险和量产节拍选择。不能只追求最短时间，也不能在覆盖率收益很小的情况下无限增加模式。

常见追问：为什么所有存储器并行测试可能反而降低量产收益？；如何用故障覆盖率报告判断算法是否值得加长？

易错点：把测试时间和覆盖率当成互不相关的指标。；只按理论并行度设计，不评估功耗和物理实现。

32. EDT 如何把大量 internal scan chains 压缩到少量 scan channels？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：外部少量通道先经过解压逻辑并行驱动多条内部 scan chain，内部响应再经过压缩逻辑汇聚到少量输出通道，从而减少测试引脚和 pattern 数据量。

展开逻辑：压缩结构把串行数据和内部并行结构解耦，使长链可以拆成较短的并行链。代价是额外解压器、压缩器、X 处理和诊断复杂度，必须验证压缩结构本身。

常见追问：为什么压缩后仍要关注内部链平衡？；压缩器出现 X 时会怎样影响测试结果？

易错点：把 EDT 误解成只减少 scan chain 数量。；忽略输出压缩带来的别名和诊断损失。

33. EDT 压缩比为什么不能一味增大？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：更高压缩比能减少外部通道和测试数据，但可能增加覆盖率损失、pattern 数量、X 传播和诊断困难；压缩比应结合 ATE、链结构和产品目标选择。

展开逻辑：压缩比提高后，多个内部故障可能映射到相同压缩响应，测试模式也可能因约束变多而增加。工程上要同时看故障覆盖率、测试时间、ATE 存储、功耗和失效定位能力。

常见追问：为什么压缩比提高后 pattern 数量可能反而增加？；如何判断压缩损失是否能接受？

易错点：只比较通道数量，不看 coverage 和 diagnosis。；把压缩比当作越大越先进的单一指标。

34. EDT 的 intest 和 extest 分别覆盖哪些 scan chain？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：intest 通常连接并测试该 tile 的全部内部 chain；extest 主要测试 wrapper chain 和 OCC chain，不测试 core chain，因此使用的 channel 和 chain 范围更小。

展开逻辑：两种模式的测试对象不同：intest 关注核心逻辑内部测试，extest 关注封装、边界或 wrapper 相关通路。模式选择会影响 chain 连接、channel 分配、时钟和预期响应。

常见追问：为什么 extest 不需要连接所有 core chain？；模式切换时如何避免 core 逻辑被误驱动？

易错点：把 intest 和 extest 当成同一套 pattern 的两个名字。；忽略 wrapper、OCC 和 core chain 的范围差异。

35. scan chain 长度、channel 数量和 ATE pattern 规模如何相互影响？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：链越长，移位周期和测试时间通常越大；增加 channel 可提高并行度但会增加外部数据宽度和通道资源；压缩结构需要在时间、存储量和覆盖率之间折中。

展开逻辑：ATE 内存有限时，pattern 数据量也会成为瓶颈。设计者不能只减少最长链长度，还要同时观察 channel 数、pattern 数、shift/capture 频率和压缩带来的约束。

常见追问：为什么缩短内部链不一定降低总测试成本？；如何区分 shift 时间和 capture 时间的主导因素？

易错点：只用最长链长度估计全部测试代价。；忽略增加 channel 对 ATE 引脚和 pattern 存储的影响。

36. OCC 在 scan shift 和 capture 阶段如何选择时钟？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：shift 阶段通常选择 ATE 提供的低速时钟装载和移出数据，capture 阶段选择片内 PLL 或功能高速时钟产生 launch/capture 脉冲，以支持 at-speed 测试。

展开逻辑：OCC 负责时钟源选择、脉冲过滤和模式切换，必须保证 scan enable、PLL lock、门控和复位时序正确。测试时钟不能在 capture 边沿附近产生毛刺或额外脉冲。

常见追问：为什么不能让 ATE 时钟一直驱动 at-speed capture？；OCC 切换时如何避免多时钟同时打开？

易错点：把 shift 和 capture 都使用同一低速时钟。；只描述 mux，不说明脉冲选择和模式隔离。

37. 为什么 at-speed scan 需要 OCC，而不能只用 ATE 外部时钟？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：ATE 通过芯片 I/O 提供的时钟通常受引脚、电气完整性和频率能力限制，难以达到片内 PLL 的工作频率；OCC 可安全地把片内高速时钟用于 capture。

展开逻辑：shift 仍适合使用低速 ATE 时钟，capture 则需要接近功能频率的脉冲间隔来激活和观察 transition fault。OCC 还要处理外部控制、PLL 状态、时钟门控和测试模式退出。

常见追问：低速 shift 为什么不能替代 at-speed transition test？；PLL 未锁定时 OCC 应如何保护测试流程？

易错点：认为 ATE 只要提高频率就能完全替代片内时钟。；忽略 OCC 对时钟切换安全性的要求。

38. DC scan 与 AC scan 的测试目标和时钟条件有什么区别？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：DC scan 通常使用低速时钟，主要检测 stuck-at 等静态故障；AC scan 使用接近功能频率的 launch/capture 时序，主要检测 transition 和路径延迟故障，二者覆盖互补。

展开逻辑：低速 shift 有利于控制测试功耗，at-speed capture 则会暴露延迟、时钟偏斜和 IR drop 问题。量产方案通常需要同时考虑两类测试及其对应的时钟、约束和 pattern。

常见追问：为什么 stuck-at 覆盖率高仍可能漏掉速度缺陷？；AC scan 的功耗风险主要出现在哪个阶段？

易错点：把 DC/AC 仅理解成电源直流和交流。；把低速 scan 的通过等同于 at-speed 通过。

39. Scan 测试中为什么要在 capture 阶段 force PI、measure PO？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：scan shift 先把内部寄存器装入状态，capture 时撤销 scan enable，让组合逻辑在指定 PI 条件下运行，再从 PO 观察故障效应，之后重新移出寄存器响应。

展开逻辑：这一流程把时序逻辑测试分解成状态加载、组合逻辑激励、响应采样和结果移出。PI/PO 的强制和测量窗口必须与 scan enable、测试时钟以及多时钟域约束一致。

常见追问：为什么 capture 阶段不能保持 scan enable 有效？；PO 响应如何通过扫描寄存器变成可观测数据？

易错点：把 PI/PO 的功能模式操作和 shift 操作混在一起。；只描述 SI/SO，不说明组合逻辑的激励与响应。

40. clock-scan cell 与 MUX-D scan cell 的结构和时序取舍是什么？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：MUX-D scan cell 在数据输入端增加 scan 选择器，结构简单但可能增加功能数据路径负担；clock-scan cell 用独立 data clock 和 shift clock 选择，功能数据路径影响较小但需要额外移位时钟。

展开逻辑：选择时要比较功能 setup、scan shift hold、面积、时钟树和库支持。额外时钟会增加 CTS、约束和测试控制复杂度，不能只按单元门数判断优劣。

常见追问：为什么 MUX-D scan cell 可能影响功能输入时序？；额外 shift clock 会带来哪些后端代价？

易错点：认为两种 scan cell 只差一个命名。；只看功能模式，不检查 scan 时钟和 hold。

41. scanDEF 在扫描链流程中何时生成、用于什么？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：完成第一次 scan chain stitching 后，DFT 工具通常输出 scanDEF，把扫描链顺序和相关物理信息交给布局布线工具，用于后续链重排、布线和拥塞优化。

展开逻辑：scanDEF 是设计与物理实现之间的接口，不等同于功能网表或测试 pattern。生成后仍需检查链连通性、单元位置、时钟域、lockup latch 和最终测试模式。

常见追问：为什么 scan chain reorder 可能改善拥塞？；scanDEF 与 ATPG pattern 文件的职责有什么不同？

易错点：把 scanDEF 当成最终测试向量。；只生成 scanDEF，不验证重排后的链路和时序。

42. DFT 插入后做逻辑等价检查时，为什么要单独约束 scan_en？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：功能等价通常应在正常模式下固定 scan_en 为功能值；若要检查扫描链重排或测试模式，则应另建 scan-mode 检查，不能让两种模式的语义混在同一个等价目标中。

展开逻辑：scan_en 会改变 mux 选择、寄存器连接和可观察路径，约束错误会产生大量假不等价或掩盖真实问题。等价检查应明确比较的是功能行为、测试链结构，还是两者都要覆盖。

常见追问：为什么 scan chain reorder 会影响 scan_en 的处理？；功能模式等价通过能否证明 scan mode 一定正确？

易错点：完全忽略 scan_en，导致模式选择不确定。；只跑功能等价，不检查扫描链连通性。

43. 功能、scanshift、scancapture、scanat-speed、MBIST 和 JTAG 多套 SDC 如何取舍？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：应按每个模式独有的 setup、hold、时钟和功耗风险选取最少但覆盖充分的 MMMC view；通常功能和 scanat-speed 代表 setup，scanshift/scancapture 以及必要的 JTAG 代表 hold。

展开逻辑：scanshift 频率低但 hold 敏感，scanat-speed 的 setup 更能暴露高速路径问题，MBIST at-speed 还要看存储器相关逻辑。最终组合依赖设计结构，不能机械套用单一模板。

常见追问：为什么不能把所有 SDC 无条件塞进 MMMC？；如何证明被省略的模式没有独有最坏路径？

易错点：只保留功能 SDC，忽略 scan shift hold。；只按运行时间删 view，不做覆盖性分析。

44. 功能时钟不平衡时，独立 scan clock 如何在 CTS 中平衡？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：若工具支持 multi-mode CTS，可同时优化功能和 scan 时钟；否则应在 CTS 约束中共同定义两类时钟，并把 scan clock 与功能时钟到 mux 的延迟关系纳入平衡。

展开逻辑：scan clock 的目标不是孤立地最小化自身 skew，而是在 mux、scan cell、功能时钟和 shift hold 约束共同作用下保持可测试。完成 CTS 后仍需分别检查功能、shift、capture 和 at-speed 模式。

常见追问：为什么只平衡 scan clock 自身可能仍产生 hold 违例？；mux 作为 leave pin 对 CTS 有什么帮助？

易错点：只用功能 SDC 做 CTS，忽略 scan clock。；把 clock balance 理解成只看一个全局 skew 数字。

45. SDF 与 SPEF 反标在 DFT 后仿真和 STA 中为什么可能出现差异？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：SDF 通常直接携带用于仿真的延迟值，SPEF 还需要由 STA 工具结合库、角落和规则转换为时序模型，不同工具的转换和解释可能产生差异。

展开逻辑：相关性检查应统一寄生提取版本、RC corner、库、耦合设置和时序约束，最好由可信流程生成统一 SDF，再用于 STA 和门级仿真对比。发现差异时先区分模型转换、约束和网表版本问题。

常见追问：为什么同一份 SPEF 在不同 STA 工具中可能不完全一致？；DFT 模式下应如何确认 SDF 与 ATPG 约束匹配？

易错点：把 SDF 和 SPEF 当成完全等价的文件格式。；出现差异后只修改测试阈值，不检查库、角落和约束。

46. OCC 电路通常有哪些插入方式，自动插入和手动编写如何取舍？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：OCC 可以由 DFT compiler 等工具自动插入，也可以由设计者手动编写；自动插入便于遵循库和流程规则，手动方式灵活但需要自行承担时钟安全、约束和验证责任。

展开逻辑：无论采用哪种方式，都要验证 shift/capture 时钟选择、PLL 状态、门控、脉冲数量、scan enable 和功能模式旁路。手动结构尤其要避免组合逻辑直接切换高速时钟造成毛刺。

常见追问：自动插入后为什么仍需检查 OCC 网表？；手动 OCC 如何建立独立的时序和功能验证计划？

易错点：认为工具自动插入就不需要门级验证。；手动 mux 时钟却没有考虑毛刺和脉冲完整性。

47. ATPG 如何根据 stuck-at、transition 等故障模型生成 scan pattern？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：ATPG 先从网表和 scan 结构中选定目标故障，再为故障效应建立激励、传播到可观察的 PO 或 scan-out，并求解 PI 与 scan cell 的取值，最后输出 pattern 和期望响应；transition 故障还要满足 launch/capture 的时序条件。

展开逻辑：stuck-at 主要要求把故障节点置于故障值并观察差异，transition 则要求在规定的 at-speed 窗口内产生并捕获翻转。pattern 生成后还需要经过 DFT 规则、仿真和覆盖率检查，不能把 ATPG 成功生成等同于硅上测试一定可靠。

常见追问：为什么 transition pattern 比 stuck-at pattern 更依赖测试时钟和时序约束？；ATPG 生成 pattern 后还应做哪些仿真或签核检查？

易错点：把 ATPG 说成只随机产生输入向量。；只讲故障激励，不说明故障效应必须传播到可观察点。

48. scan chain stitch/reorder 为什么通常要结合物理布局，scanDEF 在其中怎样衔接？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：scan 链中的寄存器顺序会影响链路线长、拥塞和 shift hold，因此 stitch/reorder 不能只按逻辑层次决定，通常要参考物理位置。链路建立或重排后输出 scanDEF，供实现和 DFT 工具共享一致的链映射。

展开逻辑：scan chain 不属于功能数据路径，但其连接仍会消耗布线资源并影响测试时序。若布局阶段重新排序了寄存器，应同步更新 scanDEF 和后续 ATPG 使用的链信息，避免网表、物理实现和 pattern 对链顺序理解不一致。

常见追问：为什么缩短 scan 链线长可能改善拥塞，却不能直接改变 ATE 的 channel 数？；scanDEF 与 ATPG 使用的 scan chain 描述不一致时，通常会出现什么症状？

易错点：认为 scan reorder 只影响测试时间，与物理布线完全无关。；重新排序后没有同步链描述文件和测试 pattern 的映射。

49. scan shift-out mismatch 和 capture mismatch 的定位思路有什么不同？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：shift-out mismatch 优先检查 scan chain 顺序和连接、SI/SO、scan enable、移位时钟、scan cell 及 hold；若移位结果正常而 capture 后失败，则重点检查 capture 逻辑、PI/PO 条件、OCC 脉冲、功能时钟和期望响应。应结合首个失败 bit 或 cycle 逐段隔离。

展开逻辑：可以先用已知填充 pattern 做 shift-only 检查，再比较失败发生在装载、捕获还是卸载阶段；对压缩链还要检查解压、压缩和 X 处理。把失败位置与波形中的 scan enable、时钟边沿和链段对应起来，通常比只看最终 pass/fail 更快定位。

常见追问：为什么 shift-only pattern 能帮助把链路问题与组合逻辑问题分开？；压缩测试中如何判断 mismatch 来自 X 污染而不是实际故障？

易错点：所有 scan fail 都先怀疑 ATPG，而不区分 shift 和 capture 阶段。；只看最后一个 scan-out 值，不记录首个失败周期和链位置。

50. DFT/generated clock 在 pre-CTS 与 post-CTS 的 network latency 应如何处理？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-CTS 时源时钟的理想 network latency 通常会沿 generated-clock 关系传递，约束要保持源时钟与生成时钟的派生关系；post-CTS 则应去掉重复的理想网络延迟，并用 set_propagated_clock 让工具从实际时钟树计算 latency。

展开逻辑：关键是避免同一段时钟网络被既作为手工 latency 又作为传播时钟重复计算。切换到 post-CTS 分析前，要核对 generated clock 定义、时钟树插入点和各测试 mode 的约束，确保计算的是实际 source-to-leaf 网络。

常见追问：如果 post-CTS 仍保留 pre-CTS 的理想 network latency，可能出现什么分析偏差？；为什么 generated clock 的定义不能只复制一个 create_clock？

易错点：pre-CTS 和 post-CTS 使用完全相同的 network latency 处理。；设置 propagated clock 后仍手工叠加同一棵时钟树的延迟。

51. 测试时钟 pre-CTS/post-CTS 的 clock uncertainty 中 skew 和 jitter 通常怎样处理？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：pre-CTS 尚无实际树形 skew，setup uncertainty 通常包含预估 skew 与 PLL jitter，hold 的组成按项目方法学处理；post-CTS 已由 propagated clock 计算实际 skew，应移除重复计入的预估 skew，只保留相关 jitter，hold 是否归零也必须遵循签核约定。

展开逻辑：这不是可以脱离项目约束机械套用的固定数字：要先确认 uncertainty 的定义、OCV/CPPR 和 propagated-clock 状态，再避免把已由时钟树体现的 skew 二次计入。对 DFT mode 还要分别检查 shift、capture 和 at-speed 的时钟关系。

常见追问：为什么 post-CTS 继续保留 pre-CTS 的 skew uncertainty 可能过度悲观？；jitter 与 skew 在 setup、hold 分析中的来源和时间尺度有什么不同？

易错点：把 skew 和 jitter 当成同一种不确定性。；看到 post-CTS 就无条件把所有 hold uncertainty 设为零，不检查项目方法学。

52. scan/test clock 为什么常用 double-width、multiple vias 和 double-spacing？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：加宽线和增加并联过孔可降低时钟网络电阻、改善 EM 能力与可靠性，增大间距可减小与信号线的耦合和串扰；三者共同帮助控制 clock delay、波形和测试时钟的完整性，但会消耗更多布线资源。

展开逻辑：时钟是高扇出、对 skew 和波形敏感的网络，电阻、耦合电容和电迁移都会影响到达时间及脉冲质量。实际层选择、线宽、间距和过孔数量仍需结合工艺规则、拥塞和功耗预算，而不是把所有 clock net 无条件加粗。

常见追问：为什么 double-spacing 主要改善耦合，而 double-width 主要改善电阻和 EM？；这些规则可能给 scan chain 或普通 signal routing 带来什么代价？

易错点：把 double-width 和 double-spacing 都只解释成降低电阻。；忽略特殊时钟布线会增加拥塞、面积和 via 资源消耗。

53. CTS 中用 buffer 与 inverter 组成时钟树时，面积、功耗、insertion delay 和 duty cycle 有何取舍？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：buffer 逻辑直观、便于 post-CTS 修改，但通常面积、功耗和 insertion delay 较大；inverter 通常面积、功耗和延迟较小，成对使用还有利于保持 duty cycle，但需要管理极性和级数，后续修改也更复杂。

展开逻辑：选择不能只看单个 cell 的指标，还要结合驱动能力、扇出、树深、rise/fall 对称性和时钟极性。若用 inverter 链，必须保证总体极性正确；若用 buffer，则要接受资源和延迟代价，并通过 CTS/优化控制树形。

常见追问：为什么单独增加一个 inverter 可能改变时钟极性，而成对 inverter 不会？；duty cycle 失真会怎样影响 at-speed capture？

易错点：认为 inverter 一定比 buffer 更好，不检查极性和树深。；只比较 cell 面积，忽略时钟树整体 insertion delay 和功耗。

54. 为什么要把 scan shift 功耗与 capture 功耗分开评估，缓解策略有何不同？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：shift 阶段大量 scan cell 连续参与移位，持续多个周期，主要受链路活动、shift 频率和测试时间影响；capture 通常只有一到两个 at-speed 脉冲，却会激活大段组合逻辑，峰值功耗、IR drop 和电源噪声更突出，因此两者的风险和缓解手段不同。

展开逻辑：shift 可通过降低频率、控制填充位和链路并行度来限制持续功耗；capture 则要依靠 power-aware ATPG、限制同时翻转、控制 launch/capture 时钟和检查峰值电流。最终应分别观察平均功耗、峰值功耗及测试时序裕量，不能只报一个总功耗数字。

常见追问：为什么降低 shift 频率不能完全解决 capture 峰值功耗？；capture 功耗过高时，哪些 ATPG 或时钟策略可能比简单降频更有效？

易错点：把 DFT 功耗只理解为 shift 过程中所有触发器的平均切换。；用同一套降频策略同时处理 shift 和 at-speed capture。

55. 带 ICG 或门控时钟的设计在 DFT scan shift/capture 中应怎样保证时钟可达？

问题意图：检查DFT 与可测性设计中该知识点能否被准确、简洁地解释。

30 秒回答：测试模式必须能够旁路或强制打开门控，使 shift 和 capture 脉冲真正到达目标扫描单元；物理实现中要采用 clock-gating-aware placement 和合适的 CTS，并分别检查功能模式与测试模式的门控、脉冲宽度和毛刺风险。

展开逻辑：门控锁存器与门控逻辑的位置会影响时钟树、setup 和可布线性，不能只在 RTL 中加一个 test enable 就结束。应确认 scan enable、test enable、OCC 和 ICG 的组合关系在所有测试阶段都不会截断必要脉冲，也不会在模式切换时产生半个脉冲。

常见追问：为什么功能模式可关闭的时钟在 scan shift 时必须有独立的测试旁路或使能？；ICG 放置过远或门控控制时序不稳，可能表现为什么类型的 scan fail？

易错点：只验证 scan enable，不验证门控时钟本身是否真正打开。；把测试旁路写成组合时钟 mux，却不检查毛刺和脉冲完整性。