混合信号电路设计面试题库

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题型范围：名词解释、简答题、概念辨析和工程判断；回答优先准备 30 秒版本。

本题库只保留混合信号技术内容，不保留姓名、教师、学校、地点、联系方式、班级、学号、日期或个人文件名。回答转换器问题时建议按“输入条件—采样—量化—误差—数字输出—验证”展开。

一、采样、保持与量化

1. 采样、量化和编码分别改变了信号的什么属性？

问题意图：检查混合信号基本概念。

30 秒回答：采样把时间轴变成离散时刻，量化把幅度映射到有限电平，编码把量化结果表示成比特或码字。采样本身不必改变幅度连续性，只有量化引入不可逆的幅度误差，编码主要改变表示方式。

展开逻辑：模数转换链路还包括抗混叠滤波、采样开关、保持、比较和数字校准。讨论误差时要分别说明连续时间噪声、采样抖动、量化噪声和非线性失真。

常见追问：为什么离散时间信号不一定是数字信号？

易错点：把采样直接等同于量化或编码。

2. 带限采样条件为什么还需要抗混叠滤波器？

问题意图：检查频域复制和实际带宽。

30 秒回答：理想采样要求输入带限且采样频率高于最高频率的两倍，频谱复制才不会重叠。现实信号通常不是严格带限，采样器和前端也有有限带宽，因此需要抗混叠低通滤波器在采样前抑制带外能量，否则这些能量会折叠到目标频带且无法数字恢复。

展开逻辑：滤波器过渡带、阻带衰减和采样率共同决定系统余量。欠采样在受控带通信号下也可以成立，但必须明确输入频带、频谱镜像和时钟抖动要求。

常见追问：为什么提高采样率有时比单纯提高模拟滤波器阶数更有效？

易错点：只写“采样频率大于两倍带宽”，不定义带宽和滤波器边界。

3. 采样保持电路由哪些非理想因素限制？

问题意图：检查开关和保持电容的真实行为。

30 秒回答：采样保持受到开关导通电阻、有限建立时间、关断电荷注入、时钟馈通、保持电容的 $\frac{\mathrm{kT}}{C}$ 噪声、漏电和衬底耦合限制。大信号输入还会使导通电阻随电压变化，带来非线性失真。

展开逻辑：自举开关可减小输入相关的导通电阻变化，但会增加可靠性和时钟复杂度。保持电容越大，热噪声降低但建立速度、面积和驱动电流变差。版图要隔离敏感节点，控制开关回流路径。

常见追问：为什么关断瞬间会产生固定的采样偏差？

易错点：只把采样误差归因于电容漏电，忽略电荷注入和时钟馈通。

4. $\frac{\mathrm{kT}}{C}$ 噪声是什么？怎样在速度和噪声间取舍？

问题意图：检查采样热噪声的基本估算。

30 秒回答：开关断开后，电阻热噪声在保持电容上形成均方电压噪声，理想结果约为 $\frac{\mathrm{kT}}{C}$。增大保持电容可降低噪声，但会增加采样建立时间、面积和功耗；因此应根据目标带宽、采样周期和噪声预算选择最小可用电容。

展开逻辑：实际噪声还包括开关沟道噪声、放大器噪声、参考噪声和后级量化噪声。噪声折算到输入端时要乘以采样网络和前置增益的传递函数，不能只比较电容值。

常见追问：为什么过大的采样电容会增加时钟驱动功耗？

易错点：把 $\frac{\mathrm{kT}}{C}$ 当成总噪声，或忽略温度依赖。

5. 量化误差何时可近似为白噪声？

问题意图：检查理想量化模型的前提。

30 秒回答：当输入覆盖多个量化码、变化足够快且不与采样时钟形成强相关时，量化误差可近似为均匀分布、功率谱近似平坦的白噪声。对小幅、周期性或相关输入，误差会呈现相关杂散，不能直接套用理想 SNR 公式。

展开逻辑：理想 N 位 ADC 满幅正弦输入的 SNR 约为 $6.02N+1.76\mathrm{dB}$，但输入幅度降低会减少信号功率，过载和削顶会引入失真。抖动、非线性和参考噪声应从量化噪声中分离。

常见追问：为什么给 ADC 输入微小直流时，频谱中可能看不到白噪声地板？

易错点：把量化噪声的白噪声假设用于所有输入信号。

二、ADC/DAC 架构

6. 闪速、逐次逼近和流水线 ADC 如何比较？

问题意图：检查架构到指标的映射。

30 秒回答：闪速 ADC 用大量比较器并行完成转换，速度最快但面积、功耗和输入电容随分辨率指数增长；逐次逼近 ADC 通过电容 DAC 和比较器逐位搜索，分辨率、速度和功耗较均衡；流水线 ADC 把多级粗量化、残差放大和数字校准串联，适合中高采样率和中高分辨率，但有延迟和级间误差。

展开逻辑：架构选择还要看输入带宽、延迟容忍、校准能力、参考驱动和工艺。闪速比较器失调会直接造成码边界误差，SAR 受电容匹配和开关线性限制，流水线受残差增益、级间增益误差和时钟相位影响。

常见追问：为什么 SAR ADC 的转换延迟通常与分辨率相关？

易错点：只按“速度快/慢”排序，不解释器件数量与误差来源。

7. SAR ADC 的电容 DAC 怎样完成逐次逼近？

问题意图：检查电荷重分配和二分搜索。

30 秒回答：采样阶段把输入电压存到电容阵列，转换阶段从最高位开始试探，通过切换参考电压使 DAC 输出逼近输入；比较器判断试探结果并保留或清除该位，逐位完成二分搜索。电容匹配、开关寄生、参考噪声和比较器失调决定精度。

展开逻辑：电容阵列既是采样器又是 DAC，切换能量与共模变化影响功耗和线性。单调切换、分裂阵列或冗余位可降低能量和校准难度。比较器的再生时间必须满足每一位的时序预算。

常见追问：为什么 SAR 中的冗余位有助于校准电容失配？

易错点：把 SAR 误解为逐级放大，而不是逐位比较和电荷重分配。

8. 流水线 ADC 的级间增益误差如何被数字校准？

问题意图：检查残差放大与冗余编码。

30 秒回答：每级只完成少量粗量化并放大残差，后级再量化；通过级间冗余和数字重构，可以容忍有限的比较器失调、增益误差和建立误差，再用校准系数修正码字。校准不能替代足够的线性度、建立时间和噪声设计。

展开逻辑：流水线存在固定转换延迟，数字对齐要匹配各级时钟。级间残差超范围会导致非单调，残差放大器的开环增益、输出摆幅和电容负载直接影响有效位数。背景校准还要考虑输入信号变化和收敛速度。

常见追问：为什么校准可以修正增益误差却不能完全修复饱和削顶？

易错点：把数字校准当成可以消除所有模拟非理想因素。

9. 过采样和噪声整形为什么能提高带内分辨率？

问题意图：检查频谱分配和反馈环路。

30 秒回答：过采样提高采样率，使量化噪声分布到更宽频带，数字低通后带内噪声减少；噪声整形通过反馈把更多量化噪声推向带外，带内噪声进一步下降。代价是更高时钟、模拟环路复杂度和数字抽取成本。

展开逻辑：过采样倍率每增加一倍，理想带内量化噪声按阶数获得可预测改善；噪声整形阶数越高，环路稳定和过载风险越突出。最终输出通常需要数字抽取滤波器消除带外噪声。

常见追问：为什么噪声整形环路容易受积分器饱和影响？

易错点：把过采样直接说成增加真实模拟分辨率，不解释带内滤波。

10. Sigma-Delta ADC 的积分器、量化器和反馈 DAC 各起什么作用？

问题意图：检查闭环转换器结构。

30 秒回答：积分器累积输入与反馈之间的误差，量化器把积分结果变成粗粒度码，反馈 DAC 将码字转换回模拟量抵消输入。环路塑造量化噪声并以高采样率运行，数字抽取器再得到低速高分辨率输出。

展开逻辑：积分器有限增益、泄漏和摆幅会导致噪声整形退化；量化器延迟、DAC 非线性和反馈时序可能引起失稳或空闲音。多位量化器能降低环路压力，但需要更严格的 DAC 元件匹配和校准。

常见追问：为什么多位反馈 DAC 的失配会产生带内失真？

易错点：把 Sigma-Delta 只描述成“高位数比较器”，忽略噪声整形反馈。

三、比较器、参考与时钟

11. 动态比较器的再生过程为什么会有失调和亚稳态？

问题意图：检查正反馈和小差分输入。

30 秒回答：动态比较器在预充电后进入评估，交叉耦合正反馈把微小差分电压再生为全摆幅输出。器件失配、负载不平衡和噪声会产生输入等效失调；当输入差值过小或评估时间不足时，再生可能停在亚稳态。

展开逻辑：比较器速度由初始差分、跨导、节点电容和时钟幅度决定。增加输入对尺寸可减小失配但会增加电容，前置放大器可隔离 kickback 却消耗功耗和时间。设计要规定最小可判差分与最大允许决策时间。

常见追问：为什么比较器失调会直接变成 ADC 的微分非线性？

易错点：把正反馈再生误说成线性放大，或忽略亚稳态概率。

12. 时钟抖动何时成为 ADC 的主要限制？

问题意图：检查采样时间不确定性。

30 秒回答：采样时刻的抖动会把输入信号斜率转换成电压误差，正弦输入的抖动限制随输入频率和幅度增加而恶化。当量化噪声、热噪声和失真已经较低，或输入频率很高时，抖动会成为 SNR 的主导限制。

展开逻辑：抖动噪声与时钟源相噪、采样开关、供电和衬底耦合有关。降低抖动需要低噪声时钟、隔离数字切换、差分时钟和更干净的采样边沿。不能用增加 ADC 位数解决纯粹的时序误差。

常见追问：为什么同一 ADC 对低频和高频输入的抖动敏感度不同？

易错点：把时钟抖动当成固定幅度噪声，不考虑输入斜率。

13. 参考电压噪声为什么会转化为转换误差？

问题意图：检查 DAC/比较器的基准依赖。

30 秒回答：ADC 的码边界和 DAC 输出都以参考电压为尺度，参考的瞬态跌落、噪声或地弹会直接改变模拟比较阈值，使误差表现为增益误差、相关噪声或杂散。高速转换器需要低阻参考缓冲、去耦和受控回流路径。

展开逻辑：SAR 电容切换会产生脉冲参考电流，流水线和闪速结构则对比较器阵列和电阻梯的参考稳定性敏感。参考缓冲的带宽、输出阻抗、稳定性和热噪声要与采样时序匹配。

常见追问：为什么参考去耦电容过大仍可能导致启动变慢？

易错点：只检查参考的直流精度，不看动态压降和频谱。

14. 采样时钟的两相非重叠为什么重要？

问题意图：检查开关网络中的竞态。

30 秒回答：两相时钟控制采样、保持、放大和比较等不同阶段，非重叠能避免上下开关同时导通、参考短路、输入源与保持节点直连或前后级互相干扰。非重叠时间过长又会减少有效建立时间，因此需要按最差 PVT 角设计。

展开逻辑：时钟树延迟、占空比失真、边沿耦合和器件阈值都会改变实际重叠。验证需检查所有关键控制信号的时序窗口、开关节点电压和最大电流。

常见追问：为什么非重叠时间不能无限增加？

易错点：只在 RTL 时钟波形上检查，不看晶体管级边沿和寄生。

四、指标、失真与校准

15. SNR、SNDR、SFDR、DNL 和 INL 分别描述什么？

问题意图：检查静态与动态指标。

30 秒回答：SNR 只比较信号与噪声，排除谐波；SNDR 把谐波失真也计入分母；SFDR 关注最大杂散与信号的差距；DNL 描述相邻码宽偏离理想值，INL 描述码边界相对理想转换曲线的累积偏差。动态指标用频谱，静态指标通常用码扫描或直流测试。

展开逻辑：FFT 测量要明确窗函数、采样点数、相干采样和谐波排除规则。DNL 超过 −1 LSB 可能导致缺码，INL 则影响静态线性和失真。不同测试方法的带宽和噪声积分范围必须一致。

常见追问：为什么 SNDR 下降而 SNR 基本不变？

易错点：把 SFDR 当作总失真指标，或把 INL 直接等同于某一条谐波。

16. ENOB 怎样从频谱结果得到？

问题意图：检查综合性能指标。

30 秒回答：常用 $\mathrm{ENOB}=\frac{(\mathrm{SNDR}-1.76\mathrm{dB})}{6.02}$，其中 SNDR 以 dB 表示并在规定带宽、输入幅度和采样率下测得。ENOB 是综合指标，不等于名义位数；抖动、非线性、噪声和量化误差都会降低它。

展开逻辑：输入未满幅、过载、窗函数泄漏或把电源杂散算入噪声都会使结果偏差。对于过采样转换器要说明带内抽取带宽，否则不同带宽下 ENOB 不可直接比较。

常见追问：为什么同一 ADC 的 ENOB 会随输入频率上升而下降？

易错点：只用名义位数计算 ENOB，不经过 SNDR 测量。

17. 元件失配如何影响电容 DAC 或电阻 DAC？

问题意图：检查 DAC 的线性度来源。

30 秒回答：失配使单位电容、单位电阻或电流源的权重偏离理想值，导致 DNL、INL、增益误差和谐波失真。增大单元面积、分段、随机化、共心布局和数字校准都可改善，但会增加面积、开关复杂度或带外噪声。

展开逻辑：电容 DAC 还受寄生底板、开关导通电阻和共模变化影响；电阻串则要关注温度梯度、端点效应和参考驱动。随机失配与系统梯度应分别通过蒙特卡洛和版图分析验证。

常见追问：为什么分段 DAC 能降低大权重单元的匹配压力？

易错点：认为只要单元相等，二进制权重就自动精确。

18. 背景校准和前景校准有什么区别？

问题意图：检查校准时序与系统代价。

30 秒回答：前景校准在专用校准阶段进行，校准期间可能暂停正常转换，结构简单、收敛可控；背景校准在正常工作中持续估计和修正误差，不打断数据，但需要额外扰动、数字资源和稳定的自适应算法。选择取决于实时性、误差漂移和系统容忍度。

展开逻辑：校准对象可包括电容失配、比较器失调、级间增益和 DAC 非线性。背景校准要评估注入信号对 SNDR 的影响、收敛时间和输入统计假设。温漂或老化明显时，背景校准更有价值。

常见追问：为什么数字校准不能弥补采样时钟抖动？

易错点：把校准当成免费的精度提升，不说明带宽、功耗和算法风险。

19. 混合信号芯片怎样隔离数字噪声？

问题意图：检查系统级电源与版图完整性。

30 秒回答：数字切换通过电源阻抗、地回流、衬底和电磁耦合进入模拟节点，需采用电源域/地划分、独立去耦、隔离井、护环、差分信号、时钟边沿控制和合理回流路径。隔离不能只靠“把模拟和数字放远”，还要在封装和系统电源层面闭环。

展开逻辑：高速数字块的同时切换电流会造成 IR drop 和地弹，参考、采样开关和比较器最敏感。布局时优先缩小高 di/dt 回路，关键模拟节点避免与时钟平行长距离走线，并用版图后噪声仿真或实测频谱验证。

常见追问：为什么差分结构能抑制部分数字串扰却不能解决参考污染？

易错点：把隔离理解为完全消除耦合，忽略共阻抗和封装路径。

20. 如何从系统规格选择混合信号转换器架构？

问题意图：检查架构级取舍和验证闭环。

30 秒回答：先明确输入带宽、采样率、分辨率、允许延迟、功耗、面积和校准能力，再比较闪速、SAR、流水线、过采样和 Sigma-Delta 等架构的速度、误差、参考驱动与数字成本。完成架构选择后，建立噪声、失真、时钟、参考和功耗预算，最后用行为级、晶体管级、版图后和角落验证闭环。

展开逻辑：高速度通常需要更多并行比较器或流水线，低功耗和高分辨率则可能偏向 SAR 或过采样；架构还受输入驱动、采样保持、数字接口和校准策略约束。回答方案时要主动说明“为什么不是另一种架构”。

常见追问：如果目标带宽增加一倍但功耗预算不变，你会先改采样率、位数还是架构？

易错点：只按教科书速度排序，不结合输入信号、校准和实现工艺。

21. 奈奎斯特采样条件为什么还不够？

问题意图：检查采样系统边界。

30 秒回答：采样率大于两倍最高频率只是理想带限、无抖动、无混叠滤波时的必要条件。实际还要考虑过渡带、输入频率、时钟抖动、孔径误差、模拟带宽和重建滤波器。

展开逻辑：明确基带或带通信号，再设计抗混叠滤波和采样时钟。

常见追问：带通信号欠采样需要满足什么条件？

易错点：把“超过两倍带宽”当成任何信号都可采样。

22. 采样保持电路的建立和保持误差来自哪里？

问题意图：考查采样前端。

30 秒回答：建立误差来自开关导通电阻、驱动能力和采样时间不足；保持误差来自漏电、介质吸收、时钟馈通和电荷注入。输入频率和信号幅度决定误差能否满足精度。

展开逻辑：用瞬态、码密度和频谱测试分别评估静态与动态影响。

常见追问：为什么提高采样电容会改善噪声却降低速度？

易错点：只看电容值，不看 $\mathrm{RonC}$ 时间常数。

23. 量化噪声的理想模型有哪些假设？

问题意图：检查 ADC 基础公式。

30 秒回答：理想量化噪声通常假设量化误差在半个 LSB 范围内均匀分布、与输入不相关、输入覆盖足够多码且无过载。实际小信号、相关输入和失真会破坏这些假设。

展开逻辑：理想 SNR 还依赖满量程正弦输入，输入幅度不足会降低结果。

常见追问：为什么 DC 输入的量化误差不一定呈白噪声？

易错点：直接套 $6.02N+1.76\mathrm{dB}$ 而不说明输入。

24. ENOB 与 SNR、SINAD 有什么关系？

问题意图：检查转换器指标。

30 秒回答：ENOB 通常由 SINAD 折算得到，反映量化噪声、热噪声和谐波失真共同造成的有效分辨率；仅由 SNR 得到的结果不包含失真。

展开逻辑：要说明测试输入频率、采样率、带宽和是否排除直流/基波。

常见追问：为什么高 SNR 但 ENOB 仍可能不高？

易错点：把分辨率位数当成 ENOB。

25. ADC 的 INL 和 DNL 分别描述什么？

问题意图：检查静态线性度。

30 秒回答：DNL 描述每个码宽相对理想 LSB 的偏差，INL 描述码中心或转换点相对理想直线的累积偏差。DNL 过大可能导致缺码或非单调，INL 更反映整体线性。

展开逻辑：应明确端点法或最佳拟合法，以及是否包含增益和失调误差。

常见追问：为什么 DNL 合格不代表 INL 一定小？

易错点：把 INL 当作单个码宽误差。

26. SAR ADC 的逐次逼近过程怎样工作？

问题意图：检查 SAR 架构。

30 秒回答：采样后，SAR 逻辑从最高位到最低位试探，DAC 产生候选电压，比较器判断保留或清除该位，经过 N 次决策得到 N 位结果。速度受 DAC 建立、比较器和逻辑时序限制。

展开逻辑：电容阵列匹配、参考扰动、比较器偏置和异步时序决定实际精度。

常见追问：为什么电容 DAC 的 MSB 切换最耗参考电流？

易错点：把 SAR 当作连续积分型转换器。

27. Pipeline ADC 的级间冗余有什么作用？

问题意图：考查高速 ADC 容错。

30 秒回答：每级只完成部分位并保留冗余，使后级可以容忍比较器偏置、建立误差和级间残差边界偏差，数字校正再恢复最终码。代价是延迟和校准复杂度。

展开逻辑：分析级间增益、残差范围、MDAC 线性和流水线延迟。

常见追问：冗余位为什么能放宽比较器偏置？

易错点：只说“多一位精度”，不说明校正机制。

28. 闪速 ADC 为什么速度快但功耗和面积大？

问题意图：架构比较。

30 秒回答：闪速 ADC 用 $2^N-1$ 个比较器并行完成转换，因此延迟低；但比较器、参考电阻和编码器数量指数增加，面积、输入电容和功耗都很大。

展开逻辑：前端驱动、热码到二进制编码、失调和泡沫错误是工程重点。

常见追问：为什么高速闪速 ADC 需要泡沫纠错？

易错点：只比较转换周期，不比较输入负载和功耗。

29. DAC 的电阻串、R-2R 和电流舵架构如何取舍？

问题意图：检查 DAC 架构。

30 秒回答：电阻串单调性好但电阻数量多；R-2R 结构元件种类少、面积适中；电流舵适合高速和大带宽，但对电流源匹配、开关毛刺和输出合规更敏感。

展开逻辑：选择要结合分辨率、速度、输出负载、线性度和校准能力。

常见追问：电流舵 DAC 的毛刺能否只靠数字编码解决？

易错点：忽略开关同步和输出寄生。

30. 比较器失调会怎样影响 ADC？

问题意图：检查误差传播。

30 秒回答：失调改变判决阈值，造成 INL/DNL、码宽偏差、噪声底升高或流水级残差错误。不同架构中失调会以不同增益和校正方式传播。

展开逻辑：应分离随机失配、系统偏置、kickback 和再生不充分，并用静态与动态测试验证。

常见追问：为什么预放大器能降低比较器输入失调影响？

易错点：把失调只看成固定电压，不考虑共模和温度。

31. 时钟抖动对 ADC 的限制怎样估算？

问题意图：检查采样时钟。

30 秒回答：输入变化率越大，采样时间误差造成的电压误差越大；对正弦输入，抖动限制的 SNR 随输入频率和 RMS 抖动恶化。高频高分辨率系统通常由抖动而非量化噪声主导。

展开逻辑：要说明时钟源、孔径抖动、输入幅度和频率。

常见追问：降低输入幅度为何不能总是改善抖动限制？

易错点：只按采样率估算，不看输入频率。

32. 过采样如何改善带内量化噪声？

问题意图：检查噪声带宽关系。

30 秒回答：量化噪声总功率近似分布在奈奎斯特带宽内，提高采样率并在较窄带内滤波可降低带内噪声。每提高一定过采样比，理想 SNR 有固定增益，但数字滤波和功耗会增加。

展开逻辑：必须区分过采样、插值、抽取和噪声整形。

常见追问：为什么过采样不能消除模拟前端噪声？

易错点：把带外噪声下降说成总噪声消失。

33. Sigma-Delta ADC 的噪声整形如何实现？

问题意图：检查高精度转换器原理。

30 秒回答：环路积分器和量化器把量化噪声推向高频，反馈 DAC 维持平均输入输出关系，数字抽取滤波器再去除带外噪声。高精度换来更高过采样率和延迟。

展开逻辑：稳定性、环路阶数、量化器位数、时钟抖动和 DAC 非线性是关键。

常见追问：为什么高阶 Sigma-Delta 环路更难稳定？

易错点：把噪声整形当作简单低通滤波。

34. DAC 失配如何导致谐波和杂散？

问题意图：检查数据转换非理想。

30 秒回答：单位元件失配使理想码到输出的权重不一致，产生 INL、DNL、谐波和非相关杂散。动态切换时的时序差异还会形成毛刺能量。

展开逻辑：分段、动态元件匹配、校准和对称版图可降低误差。

常见追问：动态元件匹配为什么能把失配能量推到高频？

易错点：只做静态匹配，不测试动态 SFDR。

35. ADC 的参考电压为什么是关键噪声源？

问题意图：考查参考设计。

30 秒回答：量化阈值和 DAC 输出都由参考决定，参考噪声、纹波、输出阻抗和瞬态压降会直接调制转换结果。高分辨率系统需要低噪声、低阻抗并有足够去耦的参考网络。

展开逻辑：同时分析参考驱动、采样电容阵列和数字切换回流。

常见追问：为什么参考去耦过大也可能影响启动？

易错点：只看参考直流精度，不看动态阻抗。

36. 采样时钟占空比为什么会影响某些 ADC？

问题意图：检查时序细节。

30 秒回答：两相采样、开关电容和动态比较器对高低电平持续时间有要求，占空比偏差会改变建立时间、非重叠时间和电荷注入。流水线或 SAR 的内部时序也可能因此失配。

展开逻辑：用时序角和最坏输入频率检查开关完全导通与安全关断。

常见追问：非重叠时钟过长会带来什么代价？

易错点：只保证频率，不保证相位和脉宽。

37. 数字校准能修正哪些误差，不能修正哪些误差？

问题意图：区分模拟与数字补偿边界。

30 秒回答：校准适合可观测、稳定且可建模的增益、失调、权重和部分非线性误差；对随机时变噪声、严重带宽不足、时钟抖动和饱和失真不能完全补救。

展开逻辑：校准本身需要参考、存储、收敛时间和额外功耗。

常见追问：为什么数字校准不能恢复已经丢失的过载信息？

易错点：把校准当成替代模拟设计的万能手段。

38. 码密度测试能发现哪些问题？

问题意图：检查 ADC 静态测试。

30 秒回答：对满量程或已知分布输入统计每个码出现次数，可估算码宽、DNL、INL、缺码和非单调。测试需要足够样本、稳定输入和明确的端点处理。

展开逻辑：输入源失真、噪声和窗口函数会影响统计结果，不能直接把所有偏差归于 ADC。

常见追问：为什么码密度测试需要比码数多得多的样本？

易错点：忽略输入分布和统计置信度。

39. 频谱测试中的窗函数和相干采样有什么作用？

问题意图：考查动态测试。

30 秒回答：相干采样让记录窗口包含整数个输入周期，减少频谱泄漏；非相干时需选合适窗函数并校正幅度。窗函数会改变噪声带宽和旁瓣，影响 SNR、SFDR 测量。

展开逻辑：说明 FFT 点数、采样率、输入频率和带宽定义。

常见追问：为什么窗函数会改变噪声底？

易错点：只看 FFT 峰值而不校正窗增益。

40. 混合信号芯片的模拟与数字回流路径如何规划？

问题意图：检查电源完整性和噪声耦合路径。

30 秒回答：先确定高频和大电流回流路径，再让模拟参考、采样电容和数字逻辑分别使用低阻且连续的回路；分区、去耦、guard ring 和差分布线都要避免迫使数字回流穿过敏感模拟节点。

展开逻辑：封装引脚、芯片地、板级地和去耦位置要统一设计，验证时用电源注入、活动向量和版图后仿真检查 IR drop、地弹和参考纹波。

常见追问：为什么地线分区后仍可能通过封装和寄生电容耦合？

易错点：只画模拟地和数字地两块区域，不分析实际回流和封装阻抗。

41. ADC 输入驱动器的输出阻抗为什么重要？

问题意图：检查前端接口。

30 秒回答：采样电容通过开关周期性吸取电流，驱动器输出阻抗与采样电容形成建立时间和瞬态误差。阻抗过大还会造成失真、带宽不足和码相关误差。

展开逻辑：用采样率、满量程、输入频率和驱动稳定性共同选择缓冲器与 RC 网络。

常见追问：为什么 ADC 前常放串联电阻和电容？

易错点：只按静态负载设计驱动器。

42. DAC 输出毛刺的主要来源是什么？

问题意图：考查动态转换误差。

30 秒回答：多位同时切换时，各开关传播延迟和电荷注入不一致，使输出短暂偏离目标；参考和输出寄生也会放大毛刺。分段编码、同步开关和输出滤波可减小。

展开逻辑：要规定毛刺面积、峰值、码型和测量带宽。

常见追问：为什么二进制中点跳变通常最严重？

易错点：只看静态 INL，不测大码跳变。

43. 比较器 kickback 怎样影响采样节点？

问题意图：检查动态隔离。

30 秒回答：比较器再生时内部大电压摆动通过输入寄生电容反馈到前级，造成采样电压扰动和码相关误差。预放大、隔离开关、差分结构和合理时序可降低影响。

展开逻辑：要在最小过驱、最高采样率和不同源阻抗下验证。

常见追问：为什么输入源阻抗越高 kickback 越明显？

易错点：把 kickback 当成普通输入失调。

44. 采样抖动和量化噪声怎样共同决定 SNR？

问题意图：考查误差预算。

30 秒回答：量化噪声近似与位数和带宽有关，抖动噪声与输入频率、幅度和时钟 RMS 抖动有关；两者及热噪声、失真按功率叠加决定总 SNR。

展开逻辑：高频大幅输入常受抖动限制，低频小信号可能受热噪声或量化噪声限制。

常见追问：提高 ADC 位数为什么不一定改善高频 SNR？

易错点：只增加量化位数，不看时钟质量。

45. 过采样系统的数字抽取滤波器要满足什么？

问题意图：检查数字后端。

30 秒回答：抽取滤波器要抑制带外量化噪声和混叠，同时满足通带纹波、阻带衰减、群时延、位宽和功耗要求。抽取倍率决定滤波器级联和计算量。

展开逻辑：滤波器系数、定点量化、溢出和启动延迟要纳入系统验证。

常见追问：为什么抽取前不能直接丢弃样本？

易错点：把抽取当作简单降采样。

46. 动态元件匹配适合解决什么问题？

问题意图：考查校准策略。

30 秒回答：动态元件匹配轮换或随机化单位元件，使静态失配从低频和基带误差转移到可滤除的高频噪声或杂散。它不能消除开关瞬态、带宽不足和随机噪声。

展开逻辑：需要权衡随机化噪声、数字功耗、相关性和滤波难度。

常见追问：为什么 DEM 会增加输出噪声底？

易错点：认为随机化能使所有元件完全等效。

47. 参考缓冲器如何应对 DAC/ADC 的动态电流？

问题意图：检查参考完整性。

30 秒回答：参考缓冲器需要低输出阻抗、足够带宽和稳定的去耦，以承受码切换或电容阵列的瞬态电流。布局要控制参考回流和数字耦合。

展开逻辑：测试参考纹波、恢复时间、负载阶跃和不同码型，而不只测静态电压。

常见追问：为什么参考电容过大可能拖慢启动？

易错点：只看参考平均值，不看瞬态阻抗。

48. 数据转换器的校准流程怎样验证？

问题意图：检查可量产性。

30 秒回答：定义校准激励、收敛判据、系数存储、温度/电源重校准条件和校准后指标，再用独立输入和 PVT/失配样本验证。校准时间和功耗也要纳入规格。

展开逻辑：避免用同一组数据同时估计和验收，防止过拟合。

常见追问：温度变化后哪些误差需要重新校准？

易错点：只展示校准后最好的一次结果。

49. 混合信号设计的 CDC 和复位如何协同？

问题意图：检查跨域控制。

30 秒回答：模拟事件、比较器输出和数字时钟跨域时要经过同步/握手，复位释放还要保证各域在安全顺序下启停。错误的异步脉冲可能被漏采或引发亚稳态。

展开逻辑：定义事件保持、确认、超时和异常恢复协议，并做 CDC 与形式检查。

常见追问：为什么短比较器脉冲不能直接进入慢时钟域？

易错点：只同步电平，不设计事件协议。

50. SAR ADC 与 Sigma-Delta ADC 如何选择？

问题意图：检查是否能把采样率、带宽、分辨率、延迟和功耗映射到合适架构。

30 秒回答：SAR ADC 通过逐次比较完成量化，延迟低、功耗效率高，适合中高采样率和中高分辨率的宽带场景；Sigma-Delta ADC 用过采样、噪声整形和数字抽取换取高带内分辨率，适合低到中等带宽但要求高动态范围的场景。选择时还要比较时钟、参考驱动、数字滤波延迟和校准复杂度。

展开逻辑：SAR 的关键限制是比较器噪声、DAC 失配和采样建立时间；Sigma-Delta 的关键限制是调制器稳定性、过载恢复和抽取滤波器群延迟。若输入带宽较宽或需要快速控制环路，SAR 往往更合适；音频、传感等窄带高精度应用常选择 Sigma-Delta。最终应按 ENOB、SNDR、功耗和可接受延迟在 PVT 下验证。

常见追问：为什么提高 Sigma-Delta 的过采样比不能无限提高分辨率？

易错点：只按“Sigma-Delta 精度高、SAR 速度快”二分，忽略带宽、延迟和数字滤波成本。

51. 采样电容的尺寸怎样由噪声预算和建立时间共同确定？

30 秒回答：先把允许的输入等效采样噪声分配给 $\frac{\mathrm{kT}}{C}$，得到电容下限；再根据采样时间、开关导通电阻和驱动器输出阻抗检查建立误差，得到速度约束。最终取满足噪声、建立、面积和时钟功耗的折中值，并用 PVT 角验证。

展开逻辑：$\frac{\mathrm{kT}}{C}$ 只描述热噪声下限，电容过大还会增大驱动负担和参考瞬态电流。应把采样网络、前级增益和 ADC 输入带宽一起纳入预算。

常见追问：为什么只按 $\frac{\mathrm{kT}}{C}$ 选电容仍可能达不到 ENOB？

易错点：把电容越大越好，忽略建立时间、寄生和功耗。

52. 折叠输入和差分输入对 ADC 有什么影响？

30 秒回答：差分输入用两端电压差表示信号，可抑制共模干扰并改善偶次失真；折叠输入把较宽输入范围映射到较低内部摆幅，降低前端速度和功耗压力，但需要额外折叠网络和校准。两者都必须检查共模范围、满量程定义和失调。

展开逻辑：差分结构不等于自动消除偶次失真，电阻和开关不匹配仍会破坏对称性。折叠放大器的折叠节点寄生与噪声可能成为瓶颈。

常见追问：差分 ADC 的满量程是单端摆幅还是差分峰峰值？

易错点：不说明满量程和共模电压就比较 SNR。

53. ADC 输入的共模电压为什么需要单独规定？

30 秒回答：输入共模决定采样开关、放大器和比较器的工作区、摆幅余量及失真。即使差分幅度相同，共模超出允许范围也会导致增益下降、建立变慢或器件截止。设计时应同时给出差分满量程、共模范围和共模抑制要求。

展开逻辑：全差分放大器通常需要共模反馈稳定输出共模；开关电容 DAC 的参考切换也会引起共模变化，需在时序和版图中控制。

常见追问：为什么共模反馈环路过慢会降低 ADC 动态性能？

易错点：只看差分信号，不检查共模范围和共模瞬态。

54. 全差分放大器的共模反馈（CMFB）解决什么问题？

30 秒回答：CMFB 检测差分输出的平均电压，并调节偏置或尾电流，使输出共模保持在目标值。它保证晶体管工作区和摆幅余量，同时不改变理想差模增益。CMFB 需有足够带宽、稳定性和低噪声。

展开逻辑：连续时间和开关电容 CMFB 的采样方式不同；CMFB 失配会转化为差模失真，环路过快或过度耦合也可能影响主放大器相位裕度。

常见追问：为什么 CMFB 环路也要单独做稳定性分析？

易错点：把 CMFB 当作简单直流偏置，忽略其动态极点。

55. 比较器的 kickback 噪声怎样测量和降低？

30 秒回答：比较器再生时内部节点的快速摆动经输入寄生电容反馈到采样节点，形成与码型相关的电压扰动。可在不同输入共模、差分幅度和时序下测量采样节点瞬态，并用预放大级、隔离开关、减小寄生和优化时钟边沿降低。

展开逻辑：降低 kickback 不能牺牲再生速度和输入噪声；还要确认扰动在下一次采样前已衰减到预算内。

常见追问：为什么差分比较器仍可能有明显的共模 kickback？

易错点：只看比较器输出，不在输入采样节点测量扰动。

56. 流水线 ADC 的数字延迟如何与系统数据对齐？

30 秒回答：每一级在不同拍处理残差，最终码对应的是若干拍之前的输入。设计时要建立级间延迟表，对粗量化码、校准系数和有效标志统一流水线延迟，并用脉冲或递增码验证数据对齐。延迟本身不等于转换误差，但会影响控制闭环。

展开逻辑：旁路、复位和气泡周期都可能造成错位；接口应明确 valid、同步复位和溢出处理。

常见追问：为什么流水线 ADC 复位后第一批数据常需要丢弃？

易错点：只对齐最终码，不对齐 valid 和校准状态。

57. 电容 DAC 的单调性为什么重要？怎样保证？

30 秒回答：单调性要求输入码增加时模拟输出不下降，避免控制系统出现反向步进。可采用分段结构、严格的单位元件匹配、热码或单调切换，以及版图共心和对称布线。数字校准可改善线性，但不能挽救严重的码序错误或开关短路。

展开逻辑：电容 DAC 的单调性受失配、寄生和参考切换影响；测试应覆盖静态码扫描与动态毛刺。

常见追问：为什么差分 DAC 的共模切换也会影响单调性测试？

易错点：把 DNL 小于 1 LSB 当成所有实现都自动单调。

58. 动态范围、满量程和输入幅度怎样影响 SNR？

30 秒回答：动态范围是最大不失真信号与噪声底的比值；满量程是转换器允许的输入范围；SNR 还依赖实际输入幅度。理想量化噪声近似固定时，正弦输入低于满量程会使信号功率下降，SNR 按幅度下降而降低，因此测试必须报告输入幅度和带宽。

展开逻辑：削顶时 SNDR 会因失真急剧下降；小信号时噪声、失调和杂散可能主导。不能只用名义位数推断动态范围。

常见追问：为什么输入减小 6 dB，理想 SNR 约也减小 6 dB？

易错点：将动态范围、SNR 和 ENOB 当成同义词。

59. 混合信号芯片的电源完整性如何验证？

30 秒回答：同时做静态压降、负载阶跃、地弹、封装寄生和频域阻抗分析，观察模拟电源、参考和敏感节点在数字活动下的纹波。再把最坏电源波形注入晶体管级或行为级仿真，确认 SNR、时序和稳定性余量。

展开逻辑：去耦电容的位置和回流路径比名义容量更关键；应分离大电流数字回路与参考回路，并检查封装和板级谐振。

常见追问：为什么增加去耦电容后某些频点噪声反而升高？

易错点：只测直流电压，不看阻抗峰值和瞬态恢复。

60. 如何区分 ADC 的随机噪声、杂散和失真？

30 秒回答：随机噪声表现为宽带或统计稳定的噪声底，杂散是离散窄带谱线，失真通常与输入频率及其谐波相关。通过改变输入频率、幅度、相干采样条件和平均次数，结合 SNR、SFDR、THD 与 SNDR 可分离三者。

展开逻辑：电源纹波、时钟耦合和数字串扰可能产生与外部激励相关的杂散；不能把某条谱线直接计入噪声。

常见追问：为什么增加 FFT 平均次数能降低噪声底却不消除固定杂散？

易错点：不说明 RBW、窗函数和带宽就比较频谱指标。

61. 采样网络中的自举开关有什么优点和风险？

30 秒回答：自举开关让栅源电压近似恒定，使导通电阻对输入电压变化较小，从而改善线性度和建立时间。风险包括栅氧可靠性、电荷泵耦合、时钟馈通和启动瞬态，必须限制端电压并在 PVT、过压和寿命条件下验证。

展开逻辑：自举电容、开关尺寸和时钟幅度共同决定性能；不能只看导通电阻而忽略可靠性规则。

常见追问：为什么低电源电压下自举开关仍可能有较大失真？

易错点：认为自举能完全消除开关非线性和电荷注入。

62. 如何评估 ADC 的输入带宽和孔径误差？

30 秒回答：输入带宽由驱动器、开关、电容和采样保持建立共同决定；孔径误差是实际采样时间窗口相对理想瞬时采样造成的幅度误差。用扫频和不同斜率输入测量增益、相位及 SNR，再将结果与输入频率和采样时间不确定度对应。

展开逻辑：高输入频率时即使静态 INL 很好也可能受带宽或孔径抖动限制；应区分确定性孔径偏差与随机时钟抖动。

常见追问：为什么降低输入频率能显著改善抖动限制的 SNR？

易错点：只用直流码扫描代替动态带宽测试。

63. 片上基准源的启动和温漂怎样纳入转换器设计？

30 秒回答：基准源需要在规定时间内启动并在负载、温度和电源变化下保持目标电压。设计时建立启动时间、噪声、温漂、线性调整率、负载调整率和短路保护预算，并用外部精密基准或校准码验证转换器指标。

展开逻辑：启动期间应禁止无效数据进入系统；参考缓冲和去耦的稳定性要与 ADC 动态负载联合仿真。

常见追问：为什么参考源的平均温漂小仍可能出现温度相关杂散？

易错点：只报告静态温漂，不测温度变化过程中的动态扰动。

64. 混合信号设计怎样处理模拟饱和和数字溢出？

30 秒回答：模拟链路要定义输入过载、放大器恢复时间、ADC 削顶和参考限幅；数字链路要定义位宽、舍入、饱和或回绕策略。接口应提供过载标志并在恢复期间屏蔽无效数据，避免把饱和后的恢复过程误判为真实信号。

展开逻辑：数字校准不能恢复模拟削顶丢失的信息；测试应覆盖阶跃、脉冲和最大码型。

常见追问：为什么数字回绕比饱和更容易导致控制系统失稳？

易错点：只检查稳态满量程，不检查过载恢复和状态标志。

65. 如何验证混合信号 IP 的可移植性？

30 秒回答：先固定接口时序、供电、参考、输入范围和性能指标，再在不同工艺、版图、封装和上层负载下复用同一测试平台。通过行为模型、晶体管模型、版图后仿真和硅后测试对比关键指标，明确哪些参数可配置、哪些依赖工艺。

展开逻辑：可移植性不等于简单复制版图；电容、电阻、模型角、ESD 和封装参考面都要重新校准。

常见追问：为什么同一 ADC IP 换工艺后 ENOB 可能下降？

易错点：只迁移 RTL 或原理图，不重新做模拟、版图和 PVT 验证。

66. 多通道交织 ADC 的主要误差是什么？如何校准？

问题意图：检查对交织采样失配和杂散来源的理解。

30 秒回答：交织 ADC 用多个子 ADC 交替采样来提高等效采样率，主要误差包括通道 offset mismatch、gain mismatch、带宽失配和采样时刻偏差。对高频输入，时间偏差造成的误差近似为 $\Delta v\approx \frac{\left(\mathrm{dv}\right)}{\left(\mathrm{dt}\right)}\Delta t$ ，会形成周期性杂散。校准可以采用背景或前景的 offset/gain 校正、通道频响估计、相关性估计 timing skew，以及可调延迟或采样时钟校正。

展开逻辑：校准必须区分静态误差和随频率变化的误差，并在目标输入带宽、温度和 PVT 下验证收敛与残余杂散。只校正直流偏移不能消除 timing skew。

常见追问：为什么 timing skew 对高频输入比对低频输入更严重？

易错点：把提高采样率等同于误差自动变小，或只校准 offset 而忽略增益、带宽和时序失配。

67. ADC/DAC 的行为级模型与晶体管级设计分别验证什么？

问题意图：辨析系统算法验证与电路实现验证的边界。

30 秒回答：行为级模型主要验证采样、量化、编码、校准算法、接口时序以及理想或参数化的 SNR、SNDR 和 ENOB；晶体管级设计还要验证采样开关非线性、比较器失调和噪声、运放增益与压摆率、DAC 失配、参考噪声、时钟抖动、PVT、版图寄生和后仿测试。两者是递进关系，不能互相替代。

展开逻辑：先用行为级模型确定架构和误差预算，再把关键非理想参数逐步映射到晶体管级，最后加入寄生、封装和测试条件。若行为级达标而晶体管级失败，应沿参数映射和瓶颈指标定位，而不是直接修改理想模型。

常见追问：为什么理想行为级 ENOB 很高，实物测量仍可能不达标？

易错点：把行为级模型当作晶体管实现的替代品，或只比较理想频谱而不加入参考、时钟和失配误差。

复习收口

混合信号面试可用“采样条件—误差预算—架构选择—电路实现—频谱与静态验证”五步法。任何 SNR、ENOB 或线性度结论都要交代输入频率、带宽、幅度和测试方法。