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题型范围：名词解释、30 秒简答、概念辨析、原理说明和工程判断。回答先给结论，再补充条件、机制和验证方法。
1. MOS 管作为模拟器件时，为什么要先判断工作区？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：截止、线性和饱和区对应不同的沟道状态与电流电压关系，跨导、输出电阻和摆幅都随工作区改变。模拟分析通常把晶体管偏置在饱和区以获得受控跨导和较高输出电阻，但输入输出摆幅或启动过程可能暂时进入其他区域，所以必须先验证全部工作点。
展开逻辑：由 、、阈值和体效应判断区域，再选择平方律、含沟道长度调制或更完整的模型。共源级增益依赖 ，若漏端电压摆动让器件退出饱和，增益和线性都会失效。
常见追问：为什么电流镜启动瞬间可能不满足饱和条件？
易错点：只看静态偏置点，不检查信号摆幅和 PVT 角落。
2. 为什么共源级通常有电压增益且发生反相？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入电压改变 ，引起漏极小信号电流变化；该电流流过输出等效电阻后形成电压变化。共源级的漏极电压变化方向与栅源电压相反，因此电压增益通常为负，近似为 ，具体值取决于负载、源极退化和频率条件。
展开逻辑：先求静态工作点并确认 MOS 处于饱和区，再把电源视为交流地，画出 受控源和 。若源极电阻未旁路，应加入源极退化；若存在级间电容，还要考虑频率响应。电压增益高不等于功率增益高，输出摆幅和驱动能力必须另行评估。
常见追问：为什么把负载电阻增大并不能无限提高共源级增益？
易错点：忘记反相符号，或在输入信号过大、器件离开饱和区后仍使用小信号公式。
3. 带限采样条件为什么还需要抗混叠滤波器？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：理想采样要求输入带限且采样频率高于最高频率的两倍，频谱复制才不会重叠。现实信号通常不是严格带限，采样器和前端也有有限带宽，因此需要抗混叠低通滤波器在采样前抑制带外能量，否则这些能量会折叠到目标频带且无法数字恢复。
展开逻辑：滤波器过渡带、阻带衰减和采样率共同决定系统余量。欠采样在受控带通信号下也可以成立，但必须明确输入频带、频谱镜像和时钟抖动要求。
常见追问：为什么提高采样率有时比单纯提高模拟滤波器阶数更有效？
易错点：只写“采样频率大于两倍带宽”，不定义带宽和滤波器边界。
4. 小信号模型中 、 和寄生电容分别起什么作用？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：跨导 表示栅源小电压变化引起的漏电流变化，决定电压到电流的转换能力；输出电阻 描述漏源电压变化对漏电流的影响，决定增益和电流源理想程度；寄生电容决定极点、带宽和高频相位。三者必须在同一偏置点下提取。
展开逻辑：共源级中频增益常近似为 ，但源退化、负载电容和电容反馈会改变实际值。提高偏置电流可增大 ，却可能降低 、增加功耗和压缩摆幅。
常见追问：为什么级联结构能提高输出电阻却牺牲电压余量？
易错点：把 当成固定器件常数，忽略它随电流和过驱动变化。
5. 共源级、折叠级联和望远镜级联怎样比较？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：共源级结构简单、摆幅较大但增益受输出电阻限制；望远镜级联能获得很高增益和较低噪声，但堆叠多、输入输出范围窄；折叠级联把电流折到另一支路，输入共模和电源适应性更好，代价是支路多、功耗和噪声可能增加。选择取决于供电、增益、摆幅和速度。
展开逻辑：级联增益来源于提高输出电阻，折叠结构需要检查折叠节点的电流方向、顺应电压和寄生极点。低电压场景下应优先列出每个堆叠管的饱和不等式，再谈增益。
常见追问：为什么折叠级联通常比望远镜级联占用更多电流？
易错点：只比较直流增益，不比较输入范围、噪声和节点电容。
6. 源极跟随器的三个典型作用是什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：第一是电压跟随，把输入电压近似传到输出；第二是阻抗隔离，用高输入阻抗和低输出阻抗减小级间加载；第三是电平转移，把信号的直流工作点平移到后级可接受的范围。它的价值主要在接口和驱动，不在电压增益本身。
展开逻辑：电平转移量由器件连接、偏置和体效应决定，不应机械地写成一个固定阈值。设计时要验证输入共模范围、输出摆幅、静态电流和负载瞬态。若输入或输出接近电源轨，跟随误差会明显增大；具体可达摆幅需结合工艺参数、拓扑和负载条件确认。
常见追问：源极跟随器为什么在大信号下可能不能“完全跟随”？
易错点：把电压增益等于 1 当成任意负载、任意频率和任意摆幅下都成立。
7. 共源、共栅和源极跟随器如何选择？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：共源级电压增益高且反相，适合作为主要增益级；共栅级输入电阻低、带宽较好，适合电流传输和级联；源极跟随器增益接近一、输入电阻高、输出电阻低，常用于缓冲和驱动。最终选择取决于增益、带宽、摆幅、噪声和负载。
展开逻辑：共源级存在明显的电容反馈放大效应，源极跟随器的体效应和输出摆幅要重点检查，共栅级则要确认输入端电压范围和偏置。多级放大器常把不同拓扑组合以分配增益和驱动任务。
常见追问：为什么共栅级能减小输入端的电容反馈影响？
易错点：只按“输入接在哪里”记拓扑，不说明端口阻抗和公共端交流特性。
8. 有源负载如何把差分信号转成单端信号？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：有源负载把差分对两支路电流通过镜像和叠加关系转换到一个输出节点，使差分电流被转成单端电压。它能提高输出电阻和增益，并节省电阻面积，但镜像误差、输出摆幅和共模耦合会影响线性度与失调。
展开逻辑：先画小信号电流方向，再判断镜像支路是相加还是相减；不能只凭拓扑位置猜极性。输出节点通常是高阻节点，寄生电容和负载会形成主导或非主导极点。
常见追问：为什么有源负载的失配会变成输入等效失调？
易错点：把差分转单端理解成简单电阻相加，忽略电流镜反馈。
9. 源退化和共栅级在宽带输入中怎样配合？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：源退化通过局部反馈提高输入等效线性范围，并可把输入阻抗塑造成目标值；共栅级提供低输入阻抗和较好的隔离，可减少电容反馈。两者配合适合宽带前端，但要同时优化噪声、增益、功耗和寄生谐振。
展开逻辑：退化电阻、电感或有源阻抗的频率特性不同。共栅级输入端的电压摆幅通常较小，有助于隔离输入源与高阻输出，但偏置和共模范围更严格。最终应以噪声系数、增益平坦度和稳定性验收。
常见追问：为什么电感退化可能带来峰化和稳定性风险？
易错点：认为输入匹配越强越好，忽略噪声和带宽代价。
10. 量化误差何时可近似为白噪声？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当输入覆盖多个量化码、变化足够快且不与采样时钟形成强相关时，量化误差可近似为均匀分布、功率谱近似平坦的白噪声。对小幅、周期性或相关输入，误差会呈现相关杂散，不能直接套用理想 SNR 公式。
展开逻辑：理想 N 位 ADC 满幅正弦输入的 SNR 约为 ，但输入幅度降低会减少信号功率，过载和削顶会引入失真。抖动、非线性和参考噪声应从量化噪声中分离。
常见追问：为什么给 ADC 输入微小直流时，频谱中可能看不到白噪声地板？
易错点：把量化噪声的白噪声假设用于所有输入信号。
11. 闪速、逐次逼近和流水线 ADC 如何比较？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：闪速 ADC 用大量比较器并行完成转换，速度最快但面积、功耗和输入电容随分辨率指数增长；逐次逼近 ADC 通过电容 DAC 和比较器逐位搜索，分辨率、速度和功耗较均衡；流水线 ADC 把多级粗量化、残差放大和数字校准串联，适合中高采样率和中高分辨率，但有延迟和级间误差。
展开逻辑：架构选择还要看输入带宽、延迟容忍、校准能力、参考驱动和工艺。闪速比较器失调会直接造成码边界误差，SAR 受电容匹配和开关线性限制，流水线受残差增益、级间增益误差和时钟相位影响。
常见追问：为什么 SAR ADC 的转换延迟通常与分辨率相关？
易错点：只按“速度快/慢”排序，不解释器件数量与误差来源。
12. 差分对的输入共模范围如何确定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：共模范围由输入晶体管保持正常工作区、尾电流源有足够压降、负载或有源负载保持饱和等条件共同决定。低端和高端边界分别对应不同的器件先退出饱和，必须把所有端电压不等式同时列出。
展开逻辑：NMOS 输入对通常受尾管和输入管的下限约束，PMOS 输入对则镜像到上限；级联负载会进一步压缩范围。设计中可用折叠结构、轨到轨输入或降低过驱动来扩展范围，但会影响噪声、匹配和功耗。
常见追问：为什么输入共模范围和输出摆幅不能独立设计？
易错点：只看输入管阈值，不检查尾管、负载和输出节点的饱和条件。
13. 电流镜的输出电阻为什么决定偏置质量？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：理想电流源的电流与输出电压无关，真实电流镜的有限输出电阻会把输出电压变化转成电流误差，进而影响增益、共模点和功耗。提高沟道长度、采用级联或反馈增强可以提升输出电阻，但会减少摆幅并增加节点。
展开逻辑：偏置网络的误差会通过多个镜像支路传播，因此应把参考支路、输出支路和负载的 、尺寸和温度一起比较。低电源电压下，宽摆幅结构和低压偏置更重要。
常见追问：为什么镜像电流在输出节点接近电源轨时误差会突增？
易错点：只比较栅极连接方式，不检查输出管是否保持饱和。
14. SAR ADC 的电容 DAC 怎样完成逐次逼近？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：采样阶段把输入电压存到电容阵列，转换阶段从最高位开始试探，通过切换参考电压使 DAC 输出逼近输入；比较器判断试探结果并保留或清除该位，逐位完成二分搜索。电容匹配、开关寄生、参考噪声和比较器失调决定精度。
展开逻辑：电容阵列既是采样器又是 DAC，切换能量与共模变化影响功耗和线性。单调切换、分裂阵列或冗余位可降低能量和校准难度。比较器的再生时间必须满足每一位的时序预算。
常见追问：为什么 SAR 中的冗余位有助于校准电容失配？
易错点：把 SAR 误解为逐级放大，而不是逐位比较和电荷重分配。
15. 运放开环和闭环分析应如何切换？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：开环分析用于提取直流增益、极点、零点、输入失调和输出摆幅；闭环分析用于验证反馈因子、稳定性、噪声增益、建立时间和实际线性范围。不能用开环增益曲线直接替代闭环响应。
展开逻辑：先断开环路测量环路增益，再恢复反馈观察闭环极点和噪声增益。闭环负载、输入源阻抗、反馈网络和大信号阶跃都会改变结果。高阻节点要注意测量探针或仿真环路断点不破坏偏置。
常见追问：为什么同一运放在不同闭环增益下稳定性不同？
易错点：只看直流开环增益大小，不看单位增益交越处的相位。
16. 流水线 ADC 的级间增益误差如何被数字校准？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：每级只完成少量粗量化并放大残差，后级再量化；通过级间冗余和数字重构，可以容忍有限的比较器失调、增益误差和建立误差，再用校准系数修正码字。校准不能替代足够的线性度、建立时间和噪声设计。
展开逻辑：流水线存在固定转换延迟，数字对齐要匹配各级时钟。级间残差超范围会导致非单调，残差放大器的开环增益、输出摆幅和电容负载直接影响有效位数。背景校准还要考虑输入信号变化和收敛速度。
常见追问：为什么校准可以修正增益误差却不能完全修复饱和削顶？
易错点：把数字校准当成可以消除所有模拟非理想因素。
17. 运放的输入失调、输入偏置电流和输入噪声如何区分？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入失调是等效直流差分误差，输入偏置电流是输入端平均直流电流，输入噪声则是随频率分布的随机扰动。三者对源阻抗、闭环增益和测量带宽的依赖不同，设计和测试中应分别建模、积分和校准。
展开逻辑：电阻源会把偏置电流转换成电压误差，电流噪声也会随源阻抗变大；低频 噪声影响精密直流，宽带热噪声影响高频。斩波、自动校零、增大器件面积和优化偏置可改善，但会引入纹波、面积或功耗。
常见追问：为什么增大输入晶体管面积通常降低低频噪声却增加输入电容？
易错点：把噪声峰峰值、均方根和输入等效密度混为一谈。
18. 过采样和噪声整形为什么能提高带内分辨率？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：过采样提高采样率，使量化噪声分布到更宽频带，数字低通后带内噪声减少；噪声整形通过反馈把更多量化噪声推向带外，带内噪声进一步下降。代价是更高时钟、模拟环路复杂度和数字抽取成本。
展开逻辑：过采样倍率每增加一倍，理想带内量化噪声按阶数获得可预测改善；噪声整形阶数越高，环路稳定和过载风险越突出。最终输出通常需要数字抽取滤波器消除带外噪声。
常见追问：为什么噪声整形环路容易受积分器饱和影响？
易错点：把过采样直接说成增加真实模拟分辨率，不解释带内滤波。
19. 负载电容增大为什么可能导致运放不稳定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：负载电容与输出电阻形成更低频的输出极点，可能接近单位增益交越频率，降低相位裕度；同时它需要更大充放电电流，会增加压摆时间。稳定性要结合闭环增益、反馈因子、输出级和补偿网络评估。
展开逻辑：串联隔离电阻、输出缓冲、前馈补偿或重新分配极点可改善容性负载驱动。代价包括直流压降、噪声、输出阻抗和负载依赖。必须用阶跃响应和环路增益双重验证。
常见追问：为什么隔离电阻会改善稳定性却可能恶化负载调节？
易错点：只增大补偿电容，不检查输出摆幅与建立时间。
20. MOS 模拟放大器的高频增益为什么会下降？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：栅漏、栅源、漏体和布线寄生电容在高频下形成额外低通极点，使节点阻抗与电容共同限制信号变化；跨级的栅漏电容还会受到米勒效应放大。结果是增益下降、相位滞后增加，多个高阻节点叠加时还可能引起稳定性问题。
展开逻辑：低频小信号模型中电容常近似开路，中频模型中可忽略部分寄生，高频分析则需要保留关键电容并求主导极点。提高偏置电流、缩短连线、分裂高阻节点或采用级联/缓冲可改善带宽，但会影响功耗、增益和摆幅。具体极点位置应通过器件模型、寄生提取和交流扫描复核。
常见追问：为什么共源级的栅漏电容比源极跟随器更容易造成输入带宽下降？
易错点：把所有高频问题都归结为“电容变大”，没有说明极点位置和反馈路径。
21. Sigma-Delta ADC 的积分器、量化器和反馈 DAC 各起什么作用？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：积分器累积输入与反馈之间的误差，量化器把积分结果变成粗粒度码，反馈 DAC 将码字转换回模拟量抵消输入。环路塑造量化噪声并以高采样率运行，数字抽取器再得到低速高分辨率输出。
展开逻辑：积分器有限增益、泄漏和摆幅会导致噪声整形退化；量化器延迟、DAC 非线性和反馈时序可能引起失稳或空闲音。多位量化器能降低环路压力，但需要更严格的 DAC 元件匹配和校准。
常见追问：为什么多位反馈 DAC 的失配会产生带内失真？
易错点：把 Sigma-Delta 只描述成“高位数比较器”，忽略噪声整形反馈。
22. 动态比较器的再生过程为什么会有失调和亚稳态？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：动态比较器在预充电后进入评估，交叉耦合正反馈把微小差分电压再生为全摆幅输出。器件失配、负载不平衡和噪声会产生输入等效失调；当输入差值过小或评估时间不足时，再生可能停在亚稳态。
展开逻辑：比较器速度由初始差分、跨导、节点电容和时钟幅度决定。增加输入对尺寸可减小失配但会增加电容，前置放大器可隔离 kickback 却消耗功耗和时间。设计要规定最小可判差分与最大允许决策时间。
常见追问：为什么比较器失调会直接变成 ADC 的微分非线性？
易错点：把正反馈再生误说成线性放大，或忽略亚稳态概率。
23. 共源放大器的增益、输出电阻和摆幅怎样同时分析？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先由直流偏置确认输入管和负载管处于饱和区，再用小信号模型求 与等效 ，增益近似为跨导乘以输出电阻；随后检查输出节点向上、向下摆动时各管是否仍饱和。增益、摆幅和功耗通常不能同时最大化。
展开逻辑：有源负载可提高输出电阻和增益，但引入额外节点、失配和寄生。提高电流增大 却会增加功耗；增加沟道长度提高 却会降低速度和面积效率。输出负载要包含后级输入电容和互连寄生。
常见追问：为什么电流源负载常比电阻负载获得更高增益？
易错点：用理想电流源替代有源负载而不说明其有限输出电阻。
24. 为什么模拟电路需要版图后仿真？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：版图会引入互连电阻电容、耦合、器件尺寸偏差、衬底噪声和体端变化，导致原理图中的工作点、极点、增益、噪声和稳定性发生改变。版图后仿真把提取寄生回注到电路，验证真实物理实现是否仍满足规格。
展开逻辑：先做设计规则、电气规则和原理图版图一致性检查，再提取寄生并进行 DC、AC、瞬态、噪声、PVT 和失配分析。后仿真失败时要区分寄生影响、布局不对称、回流路径和模型边界。
常见追问：为什么一条看似很短的金属线也可能影响高阻节点？
易错点：把后仿真当成“再跑一次原理图仿真”，不分析寄生来源。
25. 时钟抖动何时成为 ADC 的主要限制？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：采样时刻的抖动会把输入信号斜率转换成电压误差，正弦输入的抖动限制随输入频率和幅度增加而恶化。当量化噪声、热噪声和失真已经较低，或输入频率很高时，抖动会成为 SNR 的主导限制。
展开逻辑：抖动噪声与时钟源相噪、采样开关、供电和衬底耦合有关。降低抖动需要低噪声时钟、隔离数字切换、差分时钟和更干净的采样边沿。不能用增加 ADC 位数解决纯粹的时序误差。
常见追问：为什么同一 ADC 对低频和高频输入的抖动敏感度不同？
易错点：把时钟抖动当成固定幅度噪声，不考虑输入斜率。
26. 参考电压噪声为什么会转化为转换误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：ADC 的码边界和 DAC 输出都以参考电压为尺度，参考的瞬态跌落、噪声或地弹会直接改变模拟比较阈值，使误差表现为增益误差、相关噪声或杂散。高速转换器需要低阻参考缓冲、去耦和受控回流路径。
展开逻辑：SAR 电容切换会产生脉冲参考电流，流水线和闪速结构则对比较器阵列和电阻梯的参考稳定性敏感。参考缓冲的带宽、输出阻抗、稳定性和热噪声要与采样时序匹配。
常见追问：为什么参考去耦电容过大仍可能导致启动变慢？
易错点：只检查参考的直流精度，不看动态压降和频谱。
27. 压摆率和建立时间分别受什么限制？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：压摆率由内部最大充放电电流与补偿电容决定，反映大步进输入下输出电压的最大变化速度；建立时间还包括进入线性小信号区后的指数收敛和最终误差，因此同时受带宽、相位裕度、负载、失调和非线性影响。
展开逻辑：提高偏置电流或减小补偿电容可提高压摆率，但可能牺牲稳定性和功耗。建立指标要明确目标精度、输出阶跃、负载和过驱动。测量时应区分正负方向、上升下降不对称和输出饱和恢复。
常见追问：为什么压摆率满足但建立时间仍可能不满足？
易错点：把压摆率当作所有大信号速度指标，或只给一个无条件的时间常数。
28. SNR、SNDR、SFDR、DNL 和 INL 分别描述什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：SNR 只比较信号与噪声，排除谐波；SNDR 把谐波失真也计入分母；SFDR 关注最大杂散与信号的差距；DNL 描述相邻码宽偏离理想值，INL 描述码边界相对理想转换曲线的累积偏差。动态指标用频谱，静态指标通常用码扫描或直流测试。
展开逻辑：FFT 测量要明确窗函数、采样点数、相干采样和谐波排除规则。DNL 超过 −1 LSB 可能导致缺码，INL 则影响静态线性和失真。不同测试方法的带宽和噪声积分范围必须一致。
常见追问：为什么 SNDR 下降而 SNR 基本不变？
易错点：把 SFDR 当作总失真指标，或把 INL 直接等同于某一条谐波。
29. ENOB 怎样从频谱结果得到？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：常用 ，其中 SNDR 以 dB 表示并在规定带宽、输入幅度和采样率下测得。ENOB 是综合指标，不等于名义位数；抖动、非线性、噪声和量化误差都会降低它。
展开逻辑：输入未满幅、过载、窗函数泄漏或把电源杂散算入噪声都会使结果偏差。对于过采样转换器要说明带内抽取带宽，否则不同带宽下 ENOB 不可直接比较。
常见追问：为什么同一 ADC 的 ENOB 会随输入频率上升而下降？
易错点：只用名义位数计算 ENOB，不经过 SNDR 测量。
30. 元件失配如何影响电容 DAC 或电阻 DAC？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：失配使单位电容、单位电阻或电流源的权重偏离理想值，导致 DNL、INL、增益误差和谐波失真。增大单元面积、分段、随机化、共心布局和数字校准都可改善，但会增加面积、开关复杂度或带外噪声。
展开逻辑：电容 DAC 还受寄生底板、开关导通电阻和共模变化影响；电阻串则要关注温度梯度、端点效应和参考驱动。随机失配与系统梯度应分别通过蒙特卡洛和版图分析验证。
常见追问：为什么分段 DAC 能降低大权重单元的匹配压力？
易错点：认为只要单元相等，二进制权重就自动精确。
31. CMRR 与 PSRR 分别衡量什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：CMRR 衡量差分增益相对于共模增益的大小，PSRR 衡量电源扰动耦合到输出或输入等效误差的程度。二者都随频率、偏置和输出负载变化。
展开逻辑：高 CMRR 需要匹配和高尾源阻抗，高 PSRR 还依赖偏置隔离、级联和电源去耦。
常见追问：为什么低频 PSRR 好不代表高频 PSRR 也好？
易错点：把 CMRR、PSRR 和电源电压范围混为一谈。
32. 混合信号芯片怎样隔离数字噪声？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：数字切换通过电源阻抗、地回流、衬底和电磁耦合进入模拟节点，需采用电源域/地划分、独立去耦、隔离井、护环、差分信号、时钟边沿控制和合理回流路径。隔离不能只靠“把模拟和数字放远”，还要在封装和系统电源层面闭环。
展开逻辑：高速数字块的同时切换电流会造成 IR drop 和地弹，参考、采样开关和比较器最敏感。布局时优先缩小高 di/dt 回路，关键模拟节点避免与时钟平行长距离走线，并用版图后噪声仿真或实测频谱验证。
常见追问：为什么差分结构能抑制部分数字串扰却不能解决参考污染？
易错点：把隔离理解为完全消除耦合，忽略共阻抗和封装路径。
33. 如何从系统规格选择混合信号转换器架构？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先明确输入带宽、采样率、分辨率、允许延迟、功耗、面积和校准能力，再比较闪速、SAR、流水线、过采样和 Sigma-Delta 等架构的速度、误差、参考驱动与数字成本。完成架构选择后，建立噪声、失真、时钟、参考和功耗预算，最后用行为级、晶体管级、版图后和角落验证闭环。
展开逻辑：高速度通常需要更多并行比较器或流水线，低功耗和高分辨率则可能偏向 SAR 或过采样；架构还受输入驱动、采样保持、数字接口和校准策略约束。回答方案时要主动说明“为什么不是另一种架构”。
常见追问：如果目标带宽增加一倍但功耗预算不变，你会先改采样率、位数还是架构？
易错点：只按教科书速度排序，不结合输入信号、校准和实现工艺。
34. 量化噪声的理想模型有哪些假设？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：理想量化噪声通常假设量化误差在半个 LSB 范围内均匀分布、与输入不相关、输入覆盖足够多码且无过载。实际小信号、相关输入和失真会破坏这些假设。
展开逻辑：理想 SNR 还依赖满量程正弦输入，输入幅度不足会降低结果。
常见追问：为什么 DC 输入的量化误差不一定呈白噪声？
易错点：直接套 而不说明输入。
35. 混合信号芯片的模拟与数字回流路径如何规划？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先确定高频和大电流回流路径，再让模拟参考、采样电容和数字逻辑分别使用低阻且连续的回路；分区、去耦、guard ring 和差分布线都要避免迫使数字回流穿过敏感模拟节点。
展开逻辑：封装引脚、芯片地、板级地和去耦位置要统一设计，验证时用电源注入、活动向量和版图后仿真检查 IR drop、地弹和参考纹波。
常见追问：为什么地线分区后仍可能通过封装和寄生电容耦合？
易错点：只画模拟地和数字地两块区域，不分析实际回流和封装阻抗。
36. 电源抑制与共模抑制如何通过版图改善？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：匹配关键器件、隔离数字噪声、采用独立电源/地、对称布线、增加去耦和屏蔽可降低电源与共模干扰耦合。寄生提取后仍需验证不同频率下的指标。
展开逻辑：版图方法不能替代拓扑本身的高输出阻抗和尾电流源抑制能力。
常见追问：为什么数字地回流路径会影响模拟 PSRR？
易错点：只加 guard ring，不分析噪声回路。
37. MOS 管在线性区作为可变电阻时有哪些限制？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当 时 MOS 管处于三极区，可近似看成由栅压控制的电阻；但其电阻随 和信号摆幅变化，存在非线性、体效应和寄生电容。适合开关、可编程增益和模拟开关，但宽摆幅线性度有限。
展开逻辑：分析导通电阻、端口电压范围和栅源驱动，必要时使用传输门、源退化或反馈线性化；还要检查关断漏电和时钟馈通。
常见追问：为什么传输门能比单 NMOS 传输更完整的电压范围？
易错点：把三极区 MOS 当作恒定电阻，忽略 和体效应。
38. 比较器 kickback 怎样影响采样节点？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：比较器再生时内部大电压摆动通过输入寄生电容反馈到前级，造成采样电压扰动和码相关误差。预放大、隔离开关、差分结构和合理时序可降低影响。
展开逻辑：要在最小过驱、最高采样率和不同源阻抗下验证。
常见追问：为什么输入源阻抗越高 kickback 越明显？
易错点：把 kickback 当成普通输入失调。
39. 带隙基准为什么能产生近似温度无关的电压？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：双极型结的 随温度升高而下降，属于 CTAT；两个不同电流密度下的 与绝对温度成正比，属于 PTAT。按合适比例相加可在目标温度附近抵消一阶温度系数，得到约 1.2 V 的传统带隙基准，但仍受曲率、失配、电源和启动影响。
展开逻辑：说明电阻比和面积比决定 PTAT 权重，低电压带隙需采用亚带隙结构或运放放大；验证时覆盖温度、工艺、失配、噪声和启动时间。
常见追问：为什么带隙基准在高温下仍可能有二阶曲率误差？
易错点：把 和 的温度系数方向说反，或认为带隙电压在所有温度和电源下恒定。
40. 折叠级联运放的折叠节点怎样验证？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：折叠节点要同时满足输入管、折叠管和电流源的工作区与电流守恒，任何一支路进入线性区都会降低增益和摆幅。验证应检查各 PVT 角的节点电压、电流、输出电阻和寄生极点。
展开逻辑：先画出正负半周的电流转移方向，再计算每个堆叠器件的最小压头；折叠节点的结电容和高阻特性还可能产生非主导极点。
常见追问：为什么折叠电流方向错误会导致输出共模偏移？
易错点：只看拓扑名称，不核对每个支路的实际偏置和电流方向。
41. 连续时间共模反馈与开关电容共模反馈如何选择？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：连续时间 CMFB 响应平滑、噪声带宽较宽，适合连续工作运放；开关电容 CMFB 可在低电压和大摆幅下实现精确采样，但会引入时钟馈通、开关噪声和离散时间稳定性。选择要看带宽、噪声、功耗和时钟条件。
展开逻辑：两者都需验证共模检测加载、环路相位裕度和输出共模范围；开关型方案还要检查采样保持、非重叠时钟和电荷注入。
常见追问：为什么 CMFB 的带宽过高可能污染差模输出？
易错点：认为只要有共模检测就不会影响差模环路，忽略耦合和噪声。
42. 采样保持电路的孔径抖动如何转化为输入误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：孔径抖动使实际采样时刻偏离理想时刻，输入变化率越大，电压误差越大。对正弦输入，可近似用 估算，最终会限制可达到的 SNR 和有效位数。
展开逻辑：分别考虑时钟随机抖动、确定性抖动、开关噪声和保持电容下垂；降低输入频率、时钟抖动或满幅度可改善，但会改变系统吞吐量。
常见追问：为什么同一时钟抖动对低频和高频输入的影响不同？
易错点：只按采样频率评价抖动，不看输入载波频率和幅度。
43. 折叠噪声和混叠在采样系统中有什么区别？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：混叠是带外确定性信号在采样后折叠到带内，折叠噪声则是带外随机噪声功率累积到奈奎斯特带宽内。两者都需要输入滤波，但噪声还要通过积分带宽、噪声密度和过采样比定量评估。
展开逻辑：说明采样保持的频率响应、抗混叠滤波器阶数和 ADC 过采样之间的配合；数字滤波不能恢复已经混叠的模拟信息。
常见追问：为什么提高采样率能降低折叠噪声但不能自动消除混叠？
易错点：把所有带外成分都统称为混叠，或只看信号不看噪声积分。
44. 低噪声偏置与高线性偏置通常怎样取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：提高偏置电流通常增加跨导、改善热噪声相对水平和线性度，但功耗、器件自热和输出摆幅压力也会上升；增大器件面积可降低失配和部分噪声，却增加电容。应按输入等效噪声、IIP3、带宽和功耗预算选择 与尺寸。
展开逻辑：分别评估热噪声、 噪声、失配、压缩和电源灵敏度，避免用单一偏置指标代替系统验收。
常见追问：为什么噪声最低的偏置点不一定是线性度最佳点？
易错点：把增大电流看成同时改善所有性能，忽略自热和可靠性。
45. 模拟开关的导通电阻随信号变化时会造成什么失真？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：单 NMOS 开关的导通电阻随输入电压变化，充放电时间常数和增益便会随信号变化，产生谐波、建立时间变化和失真。传输门、引导栅极或自举驱动可扩大有效过驱动，但要校核可靠性和时钟馈通。
展开逻辑：从 的信号相关性分析线性度，并加入源、漏电压范围、体效应和开关电荷注入的影响。
常见追问：为什么传输门比单 NMOS 更适合传输较宽的电压范围？
易错点：只看逻辑导通，不分析模拟电阻、寄生和电荷保持。
46. 模拟 IP 的版图接口和电源隔离应如何定义？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：IP 交付应明确电源域、地和衬底连接、输入输出阻抗、ESD 约束、时钟或偏置接口、允许负载和版图 keep-out 区。模拟与数字电源、敏感节点和高电流回流要按集成环境定义隔离和去耦策略。
展开逻辑：同时提供 PVT、失配、寄生、封装和系统级负载下的指标报告，并标注哪些参数由集成方负责。接口不清会导致单独仿真通过而整芯片失效。
常见追问：为什么 IP 的电源电压范围不能只写一个典型值？
易错点：只交付原理图和版图，不交代边界条件、参考面和验证覆盖。
47. SAR ADC 与 Sigma-Delta ADC 如何选择？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：SAR ADC 通过逐次比较完成量化，延迟低、功耗效率高，适合中高采样率和中高分辨率的宽带场景；Sigma-Delta ADC 用过采样、噪声整形和数字抽取换取高带内分辨率，适合低到中等带宽但要求高动态范围的场景。选择时还要比较时钟、参考驱动、数字滤波延迟和校准复杂度。
展开逻辑：SAR 的关键限制是比较器噪声、DAC 失配和采样建立时间；Sigma-Delta 的关键限制是调制器稳定性、过载恢复和抽取滤波器群延迟。若输入带宽较宽或需要快速控制环路，SAR 往往更合适；音频、传感等窄带高精度应用常选择 Sigma-Delta。最终应按 ENOB、SNDR、功耗和可接受延迟在 PVT 下验证。
常见追问：为什么提高 Sigma-Delta 的过采样比不能无限提高分辨率？
易错点：只按“Sigma-Delta 精度高、SAR 速度快”二分，忽略带宽、延迟和数字滤波成本。
48. 采样电容的尺寸怎样由噪声预算和建立时间共同确定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先把允许的输入等效采样噪声分配给 ，得到电容下限；再根据采样时间、开关导通电阻和驱动器输出阻抗检查建立误差，得到速度约束。最终取满足噪声、建立、面积和时钟功耗的折中值，并用 PVT 角验证。
展开逻辑： 只描述热噪声下限，电容过大还会增大驱动负担和参考瞬态电流。应把采样网络、前级增益和 ADC 输入带宽一起纳入预算。
常见追问：为什么只按 选电容仍可能达不到 ENOB？
易错点：把电容越大越好，忽略建立时间、寄生和功耗。
49. ADC 输入的共模电压为什么需要单独规定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入共模决定采样开关、放大器和比较器的工作区、摆幅余量及失真。即使差分幅度相同，共模超出允许范围也会导致增益下降、建立变慢或器件截止。设计时应同时给出差分满量程、共模范围和共模抑制要求。
展开逻辑：全差分放大器通常需要共模反馈稳定输出共模；开关电容 DAC 的参考切换也会引起共模变化，需在时序和版图中控制。
常见追问：为什么共模反馈环路过慢会降低 ADC 动态性能？
易错点：只看差分信号，不检查共模范围和共模瞬态。
50. 全差分放大器的共模反馈（CMFB）解决什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：CMFB 检测差分输出的平均电压，并调节偏置或尾电流，使输出共模保持在目标值。它保证晶体管工作区和摆幅余量，同时不改变理想差模增益。CMFB 需有足够带宽、稳定性和低噪声。
展开逻辑：连续时间和开关电容 CMFB 的采样方式不同；CMFB 失配会转化为差模失真，环路过快或过度耦合也可能影响主放大器相位裕度。
常见追问：为什么 CMFB 环路也要单独做稳定性分析？
易错点：把 CMFB 当作简单直流偏置，忽略其动态极点。
51. 比较器的 kickback 噪声怎样测量和降低？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：比较器再生时内部节点的快速摆动经输入寄生电容反馈到采样节点，形成与码型相关的电压扰动。可在不同输入共模、差分幅度和时序下测量采样节点瞬态，并用预放大级、隔离开关、减小寄生和优化时钟边沿降低。
展开逻辑：降低 kickback 不能牺牲再生速度和输入噪声；还要确认扰动在下一次采样前已衰减到预算内。
常见追问：为什么差分比较器仍可能有明显的共模 kickback？
易错点：只看比较器输出，不在输入采样节点测量扰动。
52. 流水线 ADC 的数字延迟如何与系统数据对齐？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：每一级在不同拍处理残差，最终码对应的是若干拍之前的输入。设计时要建立级间延迟表，对粗量化码、校准系数和有效标志统一流水线延迟，并用脉冲或递增码验证数据对齐。延迟本身不等于转换误差，但会影响控制闭环。
展开逻辑：旁路、复位和气泡周期都可能造成错位；接口应明确 valid、同步复位和溢出处理。
常见追问：为什么流水线 ADC 复位后第一批数据常需要丢弃？
易错点：只对齐最终码，不对齐 valid 和校准状态。
53. 动态范围、满量程和输入幅度怎样影响 SNR？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：动态范围是最大不失真信号与噪声底的比值；满量程是转换器允许的输入范围；SNR 还依赖实际输入幅度。理想量化噪声近似固定时，正弦输入低于满量程会使信号功率下降，SNR 按幅度下降而降低，因此测试必须报告输入幅度和带宽。
展开逻辑：削顶时 SNDR 会因失真急剧下降；小信号时噪声、失调和杂散可能主导。不能只用名义位数推断动态范围。
常见追问：为什么输入减小 6 dB，理想 SNR 约也减小 6 dB？
易错点：将动态范围、SNR 和 ENOB 当成同义词。
54. 如何区分 ADC 的随机噪声、杂散和失真？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：随机噪声表现为宽带或统计稳定的噪声底，杂散是离散窄带谱线，失真通常与输入频率及其谐波相关。通过改变输入频率、幅度、相干采样条件和平均次数，结合 SNR、SFDR、THD 与 SNDR 可分离三者。
展开逻辑：电源纹波、时钟耦合和数字串扰可能产生与外部激励相关的杂散；不能把某条谱线直接计入噪声。
常见追问：为什么增加 FFT 平均次数能降低噪声底却不消除固定杂散？
易错点：不说明 RBW、窗函数和带宽就比较频谱指标。
55. 采样网络中的自举开关有什么优点和风险？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：自举开关让栅源电压近似恒定，使导通电阻对输入电压变化较小，从而改善线性度和建立时间。风险包括栅氧可靠性、电荷泵耦合、时钟馈通和启动瞬态，必须限制端电压并在 PVT、过压和寿命条件下验证。
展开逻辑：自举电容、开关尺寸和时钟幅度共同决定性能；不能只看导通电阻而忽略可靠性规则。
常见追问：为什么低电源电压下自举开关仍可能有较大失真？
易错点：认为自举能完全消除开关非线性和电荷注入。
56. 片上基准源的启动和温漂怎样纳入转换器设计？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：基准源需要在规定时间内启动并在负载、温度和电源变化下保持目标电压。设计时建立启动时间、噪声、温漂、线性调整率、负载调整率和短路保护预算，并用外部精密基准或校准码验证转换器指标。
展开逻辑：启动期间应禁止无效数据进入系统；参考缓冲和去耦的稳定性要与 ADC 动态负载联合仿真。
常见追问：为什么参考源的平均温漂小仍可能出现温度相关杂散？
易错点：只报告静态温漂，不测温度变化过程中的动态扰动。
57. 混合信号设计怎样处理模拟饱和和数字溢出？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：模拟链路要定义输入过载、放大器恢复时间、ADC 削顶和参考限幅；数字链路要定义位宽、舍入、饱和或回绕策略。接口应提供过载标志并在恢复期间屏蔽无效数据，避免把饱和后的恢复过程误判为真实信号。
展开逻辑：数字校准不能恢复模拟削顶丢失的信息；测试应覆盖阶跃、脉冲和最大码型。
常见追问：为什么数字回绕比饱和更容易导致控制系统失稳？
易错点：只检查稳态满量程，不检查过载恢复和状态标志。
58. 如何验证混合信号 IP 的可移植性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先固定接口时序、供电、参考、输入范围和性能指标，再在不同工艺、版图、封装和上层负载下复用同一测试平台。通过行为模型、晶体管模型、版图后仿真和硅后测试对比关键指标，明确哪些参数可配置、哪些依赖工艺。
展开逻辑：可移植性不等于简单复制版图；电容、电阻、模型角、ESD 和封装参考面都要重新校准。
常见追问：为什么同一 ADC IP 换工艺后 ENOB 可能下降？
易错点：只迁移 RTL 或原理图，不重新做模拟、版图和 PVT 验证。
59. 典型 N 阱 CMOS 工艺怎样完成器件形成和隔离？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：典型 N 阱 CMOS 先在 P 型衬底中形成 N 阱，再通过隔离结构划分有源区；随后生长栅介质、形成多晶硅栅、自对准注入源漏，最后完成接触孔和多层金属互连。NMOS 置于 P 型衬底，PMOS 置于 N 阱，体端必须连接到合适电源以控制寄生结和闩锁风险。
展开逻辑：回答顺序要能解释为什么先阱和隔离、再栅和源漏，以及 LOCOS 或 STI 如何减少寄生场效应。若讨论双极器件，还要补充 NPN 的集电区、基区、发射区和隔离方式，不能把 CMOS 流程简单等同于“光刻加金属”。
常见追问：为什么 PMOS 不能直接放在普通 P 型衬底中？
易错点：把阱当作绝缘层，或忘记体端连接、隔离和寄生晶体管。
60. 集成电路中的薄膜沉积方法如何选择？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：CVD 通过气相反应或分解在晶圆表面生成薄膜，覆盖性和致密性通常较好，适合介质、外延或复杂三维结构；PVD 通过蒸发或溅射把靶材输运到晶圆，设备直观、材料范围广，但深沟槽覆盖和侧壁一致性往往较弱。选择要同时看材料、厚度、温度预算、台阶覆盖、应力、纯度和产能。
展开逻辑：先说明薄膜承担的功能（介质、阻挡、金属互连或牺牲层），再比较沉积速率、方向性、温度和等离子体损伤。先进工艺还要关注原子层沉积的自限反应、界面污染、应力和后续刻蚀选择比，不能只按设备名称作判断。
常见追问：为什么高深宽比沟槽常优先考虑具有良好共形性的沉积方法？
易错点：把“覆盖性好”与“膜厚越大”混为一谈，或忽略温度预算对前序结区和金属的影响。
61. 如何提高 CMOS 跨导而不过度增加功耗？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：增大偏置电流通常能提高 ，但会增加功耗；增大器件宽度可在相同电流下降低电流密度，却会增加输入电容和面积；延长沟道可提高 ，但可能降低速度。工程上应先确定目标 、带宽、噪声和摆幅，再用 、尺寸和级间负载联合优化。
展开逻辑：在弱反型、中等反型和强反型之间选择合适工作区，结合 、、输出电阻和输入电容比较方案。还要检查 PVT、失配、压摆率和驱动能力，不能用单一的“加电流”解决所有指标。
常见追问：为什么增大 MOS 尺寸有时能降低噪声，却使带宽下降？
易错点：把跨导当作越大越好，或忽略跨导提升带来的功耗和电容代价。
62. 双极型集成电路为什么需要专门的隔离结构？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：双极型器件共享衬底，集电区、基区和衬底之间容易形成寄生 PN 结与寄生晶体管；没有隔离，器件间会互相注入载流子，产生漏电、闩锁或信号串扰。常见做法包括 PN 结隔离、介质隔离或它们的组合，具体取舍取决于耐压、面积、寄生电容和工艺复杂度。
展开逻辑：从 NPN 的剖面说明隔离区如何阻断横向和纵向电流，再比较 PN 结隔离的面积/寄生电容代价与介质隔离的工艺成本。版图中还要检查隔离环、衬底接触和高压结的电场集中，不能只在原理图上画一条“隔离线”。
常见追问：为什么提高隔离反偏并不一定能无限降低寄生耦合？
易错点：把双极 IC 的隔离简单等同于 CMOS 的源漏结，忽略共享衬底和寄生晶体管。
63. 运算放大器和电压比较器有什么区别？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：运算放大器通常在线性负反馈下工作，关注增益、带宽、稳定性、失调和线性输出；比较器通常开环或带迟滞工作，目标是快速判定输入大小，允许输出饱和并强调传播延迟、输入共模范围和翻转抖动。普通运放不一定适合直接替代高速比较器，因为饱和恢复和输出接口可能不匹配。
展开逻辑：从反馈状态、输出级、输入差分范围和动态指标比较，并说明带迟滞的比较器可抑制慢输入和噪声引起的多次翻转。若把运放用于比较，需检查过驱动恢复、输入保护和输出逻辑电平。
常见追问：为什么比较器通常不要求像运放那样保证单位增益稳定？
易错点：只以“一个放大模拟量、一个输出数字量”概括，忽略工作状态和动态恢复。
64. 铜互连为什么常采用电镀和镶嵌工艺？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：铜电阻率低、抗电迁移能力较好，但难以像铝那样直接通过常规干法刻蚀形成可靠细线，因此常先刻出介质沟槽和通孔，沉积阻挡层与种子层，再用电镀填铜，最后化学机械抛光去除过填部分，这就是双镶嵌思路。工艺重点是空洞、缝隙、阻挡层连续性、抛光过度和电迁移可靠性。
展开逻辑：从“先形成沟槽再填充”的截面解释单镶嵌与双镶嵌区别，再说明低 k 介质、界面污染、线宽缩小和电流拥挤带来的挑战。面试中应把材料选择、设备步骤和失效模式连起来回答。
常见追问：为什么铜互连仍需要阻挡层，即使铜本身导电性很好？
易错点：把铜互连工艺说成“沉积铜后直接刻蚀”，或忽略铜向介质和硅中扩散造成的可靠性问题。
65. PN 结二极管为什么具有单向导电性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：PN 结形成后，扩散和漂移达到平衡，结区存在内建电势垒。正向偏置降低势垒并使多数载流子注入增加，电流迅速上升；反向偏置增大势垒，只有很小的反向电流，直到击穿条件出现。
展开逻辑：二极管伏安关系是非线性的，工程计算常用恒压降、分段线性或指数模型。反向击穿可分为不同机理，稳压二极管在额定反向工作区可利用击穿稳压，但必须限制电流和功耗。
常见追问：整流二极管和稳压二极管的选型关键参数有哪些？
易错点：把反向电流说成绝对为零，或认为所有击穿都可长期安全工作。
66. BJT 的截止、放大和饱和区如何判断？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：截止区两个结都近似反偏，集电极电流很小；放大区发射结正偏、集电结反偏，集电极电流主要由基极/发射极控制，适合线性放大；饱和区两个结都正偏，器件不再满足线性增益关系，常用于开关导通状态。
展开逻辑：判断时可从各电极电位、结偏置和负载线综合分析。线性放大需要静态工作点留出足够摆幅，避免信号使器件进入截止或饱和。开关设计则追求可靠截止和可靠饱和，同时要关注存储时间与开关速度。
常见追问：共射放大器发生削顶时如何判断是截止失真还是饱和失真？
易错点：只背 ，却在饱和区仍直接套用。
67. 共射、共集和共基放大器如何比较？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：共射通常有较高电压增益并发生反相，输入阻抗和输出阻抗居中；共集电压增益接近 1、输入阻抗高、输出阻抗低，适合作缓冲；共基输入阻抗低、高频性能好、无电压反相，适合低阻源或宽带场景。
展开逻辑：实际指标还受负载、偏置、电阻和晶体管小信号参数影响。多级放大要关注前后级阻抗匹配和级间加载，不能只把单级“空载增益”相乘。
常见追问：为什么源极跟随器和射极跟随器常用于输出级？
易错点：把共集说成“没有放大作用”；它仍可提供电流和功率驱动能力。
68. BJT 与 MOSFET 作为放大器时各有什么特点？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：BJT 是电流控制特性明显的双极器件，在同等电流下跨导较高；MOSFET 栅极直流输入电流很小，输入阻抗高、易于大规模集成。两者在噪声、失配、线性、速度和偏置方式上各有取舍。
展开逻辑：MOSFET 常工作在饱和区作为跨导器件，BJT 常在正向放大区工作。小信号增益核心来自跨导与负载阻抗的乘积；高频分析还要考虑结电容或栅电容及米勒效应。
常见追问：为什么 MOS 共源级常有较高输入阻抗，却不一定有高电压增益？
易错点：把 MOS 的“饱和区”与 BJT 的“饱和区”当成同一种放大状态。
69. 放大器的低频和高频截止通常由什么引起？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：低频端常由耦合电容、旁路电容和电源滤波电容形成的高通效应限制；高频端常由器件结电容、寄生电容和布线寄生引起。两端共同决定中频平坦区和带宽。
展开逻辑：分析时应分别找低频和高频等效电路，不能把所有电容一并短路或开路。米勒效应会把输出到输入的反馈电容等效放大，显著降低共源/共射级的高频截止。带宽改善常需在增益、噪声、功耗和稳定性之间权衡。
常见追问：为什么增大耦合电容可以改善低频响应，却不能改善高频响应？
易错点：将所有电容都当作“滤波电容”，忽略它在信号通路中的位置。
70. 反相与同相放大器的增益和输入阻抗有何不同？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：反相放大器把信号经输入电阻送到反相端，闭环增益约为 ，输入阻抗主要由 决定；同相放大器信号接同相端，增益约为 ，输入阻抗很高。二者都依赖负反馈线性工作。
展开逻辑：反相结构的反相端近似虚地，适合求和、跨阻和精确比例运算；同相结构适合高阻信号源缓冲。实际设计要考虑电阻热噪声、偏置电流补偿、增益带宽积和输出摆幅。
常见追问：为什么反相结构的输入阻抗不等于运放本身的输入阻抗？
易错点：漏掉反相增益的负号，或在没有负反馈时仍套用公式。
71. 运放作为比较器和作为线性放大器有什么区别？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：线性放大器使用负反馈，让输出在连续范围内满足闭环传输关系；比较器通常开环或采用正反馈，输出快速进入高/低饱和状态来表示输入大小关系。专用比较器的速度、输入级和输出级通常更适合开关使用。
展开逻辑：把通用运放当高速比较器可能遇到饱和恢复慢、输入共模范围不足或输出级不兼容的问题。为抗噪声，可加入迟滞形成施密特触发器，但迟滞阈值要按噪声幅度和期望灵敏度设计。
常见追问：比较器加迟滞为什么能避免阈值附近反复翻转？
易错点：认为比较器输出会自动等于两个输入的差值。
72. 线性稳压器和开关稳压器如何取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：线性稳压器结构简单、纹波和噪声较低，但压差越大、负载电流越大，效率和热耗散越差；开关稳压器效率高、可升降压，但控制环路、布局、电磁兼容和输出纹波更复杂。应按功耗预算、噪声敏感性、体积和成本选择。
展开逻辑：模拟前端、射频和高精度 ADC 常对电源噪声敏感，可能采用开关预稳压加线性后级。开关电源的电感、电容、二极管/同步管、补偿网络和 PCB 回流路径都影响稳定性与噪声。
常见追问：为什么开关电源布局中高 di/dt 回路应尽量小？
易错点：只按标称效率选型，不评估热、纹波和瞬态响应。
73. 线性稳压器的压差、静态电流和噪声如何取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：较小压差能降低功耗，较小静态电流有利于待机，但两者可能降低环路余量和瞬态驱动能力。噪声要求高时要牺牲部分带宽、面积或静态电流，并配合合适输出电容。
展开逻辑：应分别测输入纹波抑制、负载阶跃、掉压、启动和全温度静态电流，不能只看输出直流值。
常见追问：为什么输出电容的 ESR 会同时影响噪声和稳定性？
易错点：只追求最低噪声，忽略压差功耗和负载瞬态。
74. 电源纹波抑制比与负载调整率分别看什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：纹波抑制比描述输入电压扰动传到输出的抑制能力；负载调整率描述负载变化引起的输出变化。二者分别对应输入扰动和负载扰动，且都与频率相关。
展开逻辑：要说明测量频率、输入幅度、输出电容和控制环路状态。
常见追问：为什么低频 PSRR 好而高频可能变差？
易错点：把 PSRR 和负载调整率用同一个测试替代。
75. 放大器的输入电阻和输出电阻分别反映什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入电阻决定信号源被放大器加载的程度，输出电阻决定负载接入后输出电压的下降程度。电压放大通常希望输入电阻大、输出电阻小；实际值还要结合频率、偏置和负载范围说明。
展开逻辑：输入端可用测试电压与测试电流之比求等效输入电阻，输出端通常将独立输入置零后施加测试源求等效输出电阻。高频时电容和寄生会使阻抗变成复数并随频率变化。
常见追问：为什么不能只看开路电压增益判断级联后的实际增益？
易错点：把输入电阻、输出电阻当成元件本身的固定参数，忽略电路工作点和频率条件。
76. 电流偏置或电流镜为什么适合给模拟电路提供偏置？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：电流偏置可以把工作点从电阻和电源波动中部分隔离，并通过器件匹配在多个支路复制电流。电流镜的精度会受到沟道长度调制、失配、输出摆幅和温度的影响，因此不能把复制电流当作理想常数。
展开逻辑：回答时说明参考支路、镜像支路、合规电压和启动条件，再补充版图匹配、共心布局和 PVT 验证。
常见追问：为什么电流镜输出端需要最小电压才能保持恒流？
易错点：只比较晶体管尺寸，不检查两个器件是否处于相同工作区。
77. LC 三点式振荡器如何判断是否能正常振荡？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：判断 LC 三点式振荡器要先确认谐振网络的等效电抗满足选频条件，再检查反馈极性和环路增益是否满足起振条件，同时保证有源器件处在可提供增益的工作区。电感、电容损耗和寄生会改变实际频率与起振裕量。
展开逻辑：可用相位平衡和幅值平衡两条线回答，最后补充负载拉频、启动瞬态和频率稳定性。
常见追问：为什么测量探头接入后可能导致振荡频率变化？
易错点：只根据电抗相等判断振荡成立，忽略反馈极性和增益条件。
78. 运放输入失调电压和输入偏置电流会造成什么误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入失调电压等效为输入端需要补偿的微小差分电压；输入偏置电流流过外部电阻后形成附加压降。它们都会被闭环噪声增益放大，影响直流精度，具体大小取决于电阻网络、温度和频率。
展开逻辑：先把非理想参数等效到输入端，再沿闭环增益和阻抗网络计算输出误差；高精度设计还要考虑失调漂移、偏置电流失配和校准方式。
常见追问：为什么平衡运放两端看到的电阻有助于减小偏置电流误差？
易错点：把输入偏置电流当成输入信号电流，或忘记通过电阻产生的压降。
79. 如何判断一个模拟电路是否具有足够的带负载能力？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：带负载能力要同时看输出电阻、最大输出电流、电压摆幅、稳定性、热耗散和瞬态恢复。一个电路即使空载增益很高，接入低阻或容性负载后也可能出现幅度下降、振铃、限流或热失效。
展开逻辑：先明确负载类型和最坏工作点，再测静态压降、频率响应、负载阶跃和温升，最后根据结果选择缓冲级、限流、补偿或功率器件。
常见追问：为什么容性负载往往比同阻值的电阻负载更难驱动？
易错点：把“输出电流大”直接等同于“带负载能力强”，忽略稳定性和热约束。
80. 基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器）， 优缺点，特别是广泛采用差分结构的原因？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将 微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。 放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出 压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够 的功率，也称大信号放大器。
展开逻辑：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将 微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。 放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出 压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够 的功率，也称大信号放大器。 差分电路是具有这样一种功能的电路。该电路的 输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输 出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会 对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这 就达到了抗共模干扰的目的。
常见追问：静态工作点、增益和失真之间如何权衡？ 如果面试官给出一组测量波形或数据，你会怎样验证？
易错点：只背结论而不说明前提、变量含义或可验证的工程边界。
81. 给出一个差分运放，如何相位补偿？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的 全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级 （输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿， 而对于单端输出的两级运放，只要一个密勒补偿。
展开逻辑：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的 全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级 （输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿， 而对于单端输出的两级运放，只要一个密勒补偿。
常见追问：静态工作点、增益和失真之间如何权衡？ 如果面试官给出一组测量波形或数据，你会怎样验证？
易错点：只背结论而不说明前提、变量含义或可验证的工程边界。
82. OTL 与 OCL 功率放大电路如何比较？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：OTL 输出端通常用大电容隔直并承担低频耦合，单电源下较容易实现，但电容会限制低频响应、增加体积并带来充放电瞬态；OCL 采用双电源或互补对称结构，输出端可直接耦合，低频响应和大信号恢复更好，但需要更严格的电源、偏置和保护设计。两者都要检查交越失真、静态电流、效率和负载稳定性。
展开逻辑：先画出直流通路，说明输出电容或双电源如何决定静态工作点；再比较输出摆幅、低频截止、启动冲击和短路保护。若负载需要直流隔离或系统只有单电源，OTL 仍有价值；若追求宽带和大摆幅，OCL 更合适。
常见追问：OTL 输出电容取值过小会首先恶化哪个指标？
易错点：把 OTL/OCL 只按“有没有电容”记忆，忽略电源结构、偏置和负载条件。
83. 电压—频率转换器（VFC）怎样把模拟量变成频率？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：VFC 通常把输入电压转换成与其成比例的积分电流，积分器电容电压达到阈值后由比较器触发复位或输出一个脉冲，周期性地重复。稳定工作时，单位时间内的电荷平衡使输出频率近似满足 ，其中比例常数由电流、积分电容和阈值决定。
展开逻辑：说明输入电压决定充电斜率，阈值决定每个周期所需电荷，复位脉冲把积分器拉回初始状态。实际设计还要校核比较器延迟、开关电荷注入、输入范围、温漂、线性度和最大输出频率，并用计数窗口或捕获周期测量频率。
常见追问：为什么提高积分电容会降低 VFC 的灵敏度或最高频率？
易错点：把 VFC 当成理想的瞬时比例器，忽略积分、复位和脉冲计数带来的动态误差。
84. 短沟道效应会怎样改变模拟 IC 的增益和摆幅？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：短沟道会引入速度饱和、沟道长度调制增强、阈值变化和漏致势垒降低，使 、、线性度和输出摆幅偏离长沟道估算。设计时要以模型和 PVT 仿真为准，不能直接套平方律。
展开逻辑：速度饱和往往限制跨导增长， 下降会降低本征增益；漏端电压对电流的影响变强，还会增加失真和偏置误差。可用较长沟道、级联、增益增强或数字校准改善，但会增加面积、寄生和电压余量压力。
常见追问：为什么低电源电压下级联对短沟道效应更敏感？
易错点：把长沟道公式当作先进工艺的精确模型，或只看典型角。
85. 沟道长度调制与 BJT 的 Early 效应有什么共同点？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：两者都会使器件在名义饱和或放大区内，输出电压变化仍引起电流变化，从而形成有限输出电阻。MOS 中常用 表示沟道长度调制，BJT 中常用 Early 电压描述集电极电流对 VCE 的依赖。
展开逻辑：有限输出电阻会降低共源/共射增益，也会降低电流源和电流镜的理想程度。级联可以抑制输出端电压变化，但要付出摆幅和带宽代价。
常见追问：为什么增加沟道长度通常能提高 ，却不一定提高整体速度？
易错点：认为饱和区电流与输出电压完全无关，或把 当成与偏置无关的常数。
86. 方法为什么适合模拟 IC 的器件尺寸选择？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答： 直接描述单位电流能获得的跨导，能把弱反型、中等反型和强反型统一到同一设计曲线上。设计者先按噪声、速度和功耗选工作反型区，再由目标 与偏置电流确定器件尺寸和过驱动。
展开逻辑：该方法依赖具体工艺的查表或仿真数据，不能脱离模型直接套经验值。选定 后还要检查 、寄生电容、线性度、摆幅、匹配和 PVT，最后用原理图与版图后仿真确认。
常见追问：为什么同一个 目标在不同沟道长度下可能得到不同带宽？
易错点：只用 一项指标选尺寸，不看 和寄生电容。
87. 电流镜的复制误差通常由哪些因素造成？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：主要误差来自阈值和迁移率失配、有限输出电阻导致的漏压差、体效应、沟道长度调制、有限镜像比精度以及版图和温度梯度。低电压或小电流设计还要关注泄漏和失去饱和。
展开逻辑：增大器件面积可降低随机失配，级联可提高输出电阻，源极或漏极电压匹配可减小系统误差，共心和对称布线可抑制梯度。所有方法都会影响摆幅、速度、面积或功耗，需要按误差预算取舍。
常见追问：为什么参考管和输出管的漏极电压不相等时镜像误差会明显增大？
易错点：只按晶体管宽长比计算电流，不检查工作区和输出电压。
88. 怎样用增益增强提高电流源的输出电阻？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：增益增强放大主晶体管的漏端误差，并调节级联管栅极，使主晶体管的漏源电压近似保持不变，从而抑制沟道长度调制，提高等效输出电阻。
展开逻辑：增益增强环路本身有增益、带宽和稳定性限制，还会消耗电流、增加噪声和电压余量。设计要检查启动、共模范围、环路极点、PVT 和版图寄生，不能只看低频 。
常见追问：为什么增益增强环路带宽不足会使高频输出阻抗下降？
易错点：把增益增强当作无条件理想反馈，忽略附加环路的动态。
89. 共模转差模误差通常从哪里来？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：它来自差分支路失配、负载不对称、尾电流源不理想、体效应差异、版图梯度和电源/衬底噪声。共模信号经这些不对称路径转化为差分输出，表现为有限 CMRR 或偶次失真。
展开逻辑：匹配布局、共心结构、对称布线、提高尾源阻抗和共模反馈都能改善结果。分析时应分别施加差模和共模激励，观察增益随频率、共模电压和 PVT 的变化。
常见追问：为什么输入共模范围变化也可能改变共模转差模误差？
易错点：只把 CMRR 归因于输入管的尺寸匹配。
90. 低电源折叠级联运放如何按输入对类型核对电压余量？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先明确输入对是 NMOS 还是 PMOS，再沿输入端、折叠支路和输出端逐级列出晶体管保持饱和所需的最小电压。输入共模范围和输出摆幅都由这些余量共同决定，不能只看拓扑名称。
展开逻辑：NMOS 与 PMOS 输入对的共模范围方向不同，折叠支路还要满足电流转移管和级联管的顺应电压。低电源设计应在最小供电、最大温度和慢速工艺角检查每个节点的饱和裕量，并同时评估噪声、增益、带宽和功耗。
常见追问：如果把输入对从 NMOS 换成 PMOS，哪些饱和条件和共模边界需要重新核对？
易错点：只比较折叠级联和望远镜级联的名义增益，不列出输入对类型与堆叠管的电压约束。
91. 两级运放的极点分裂是怎样实现的？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在一级高阻节点与输出之间加入米勒补偿电容，使该电容通过增益放大等效为更大的输入电容，把一级节点极点推向低频主导位置，同时把输出极点推向更高频。
展开逻辑：极点分裂能提高低频稳定性，但会降低速度并引入零点。设计必须结合单位增益频率、负载电容、输出级跨导、压摆率和相位裕度；补偿电容过大也会造成驱动电流不足。
常见追问：为什么加入米勒电容后还要检查右半平面零点？
易错点：认为只要有补偿电容就一定稳定，忽略零点和负载。
92. 怎样在仿真中测量运放的环路增益和相位裕度？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在反馈环路中选择不会破坏直流工作点的断环方式，注入小信号并测量返回比，得到环路增益的幅频和相频曲线，再读取单位增益频率、增益裕度和相位裕度。
展开逻辑：断环位置、注入源阻抗、共模反馈和负载必须保持原工作条件；全差分或多环路运放要分别检查差模与共模环路。还要在不同负载、PVT 和版图寄生下重复测量。
常见追问：为什么直接对输出做 AC 扫频不能等同于环路增益测量？
易错点：不说明断环方法和反馈路径，或把闭环增益当作环路增益。
93. 容性负载运放加入隔离电阻后，应怎样验证稳定性改善？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：要在实际负载电容、隔离电阻和封装/版图寄生下重新测量环路增益，比较单位增益频率、相位裕度、过冲、振铃和建立时间。只有闭环瞬态和小信号稳定性同时改善，才能认为隔离电阻有效。
展开逻辑：隔离电阻会把负载电容与输出级内部节点部分解耦，但也会产生新的零点、直流压降和负载相关的建立时间。验证应扫描电阻、电容、负载电流和 PVT，检查轻载与重载下的最坏相位裕度，并确认输出精度没有被串联压降破坏。
常见追问：为什么某个隔离电阻值在大负载电容下稳定，却可能在小电容或轻载下变差？
易错点：只看一个负载点的波形，或把串联电阻当成不影响直流和所有频率的理想隔离。
94. 热噪声和闪烁噪声在模拟 IC 中怎样区分？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：热噪声主要来自载流子热运动，功率谱密度在一定频段近似平坦；闪烁噪声又称 噪声，低频更显著，与器件面积、工艺界面和偏置有关。两者都需折算到输入端并在指定带宽内积分。
展开逻辑：增大器件面积通常有利于降低闪烁噪声，增加电流和选择合适工作区有利于改善热噪声与速度，但会增加功耗和寄生。低噪声设计要同时检查源阻抗、噪声增益和后级噪声。
常见追问：为什么低频精密放大器常需要斩波或自动归零？
易错点：把噪声谱密度直接当作总 RMS 噪声，或认为所有噪声都能靠增大电流消除。
95. 斩波稳定和自动归零各适合解决什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：斩波把低频失调和闪烁噪声调制到高频，再滤除；自动归零在校准相位采样失调并在工作相位扣除。斩波低频噪声性能好但可能产生纹波和开关馈通，自动归零能抑制失调却会引入采样噪声和带宽限制。
展开逻辑：选择要看信号带宽、允许纹波、功耗、开关非理想和校准复杂度。两者都需验证时钟相位、残余失调、噪声折叠和输入信号被调制后的失真。
常见追问：为什么斩波后还需要输出纹波抑制或同步解调？
易错点：把斩波理解成直接删除低频噪声，忽略调制后的高频分量。
96. 高频 PSRR 变差通常有哪些原因？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：高频电源扰动可通过寄生电容、衬底、偏置网络、输出级和封装电感直接耦合到信号节点；低频反馈来不及抑制时，PSRR 由寄生通路和局部电源阻抗主导。
展开逻辑：改善方法包括电源去耦、偏置隔离、级联、滤波、屏蔽、独立回流和降低高阻节点对电源的敏感度。必须用频率扫描和实际封装/版图寄生验证，不能只看直流压降。
常见追问：为什么增加一个大去耦电容不一定改善所有频率的 PSRR？
易错点：把 PSRR 当作与频率无关的静态指标。
97. 低电压亚带隙基准的主要困难是什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：传统带隙电压接近硅的带隙电压，低电源下没有足够余量。亚带隙结构需缩放或重构 PTAT/CTAT 组合，同时面对运放输入共模、器件堆叠、启动、噪声和电源抑制限制。
展开逻辑：设计时要把参考输出、偏置电流和内部节点电压一并规划，避免某个晶体管在低压或温度角落退出工作区。仿真应覆盖启动、短路、负载变化和失配，而不只看温度曲线。
常见追问：为什么亚带隙结构不等于把传统带隙输出简单分压？
易错点：只比较参考电压数值，不分析内部工作点和噪声缩放。
98. 自偏置电路为什么可能存在全零电流工作点？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：偏置方程常允许所有晶体管截止的零电流解，启动时若没有扰动，电路可能停在这个稳定或准稳定状态。启动支路通过注入电流把状态推离零点，建立目标偏置后再自动关闭。
展开逻辑：启动网络要覆盖电源爬升、温度、泄漏和工艺变化，同时不能在正常工作时形成明显负载或新的环路。验证要包含不同初始条件、重复上电和掉电恢复。
常见追问：为什么启动支路永久导通会降低偏置电路的品质？
易错点：只在典型角落观察一次上电波形，忽略零电流陷阱。
99. LDO 的环路稳定性为什么与输出电容和 ESR 有关？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输出电容与负载共同形成输出极点，ESR 还会引入零点。极点和零点位置决定环路交越处的相位裕度；负载电流、输出电容范围和封装寄生变化会使稳定性随工况改变。
展开逻辑：设计要明确允许的电容和 ESR 区间，并在轻载、重载、快速负载变化和 PVT 下测量环路增益。补偿、输出隔离电阻和内部节点零点都可能改变瞬态与稳态指标。
常见追问：为什么某个输出电容值下稳定，不代表所有电容值都稳定？
易错点：把输出电容只当作纹波滤波元件，不把它放进反馈环路模型。
100. LDO 的 dropout 电压由哪些因素决定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：dropout 是在保持规定输出精度时输入电压与输出电压的最小差值，主要受功率管导通电阻、负载电流、驱动能力、限流策略和反馈余量影响。它不是一个与负载无关的固定常数。
展开逻辑：低 dropout 需要低阻功率管和足够栅极驱动，但会增加栅电容、稳定性压力和关断漏电。验证时应扫描输入电压、负载、温度和瞬态，区分稳态 dropout 与动态压降。
常见追问：为什么负载电流增加时 dropout 通常也会增加？
易错点：把 dropout 等同于功率管阈值电压，忽略导通电阻和反馈余量。
101. 电荷泵型 DC-DC 转换器的主要非理想因素是什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：电荷泵受开关导通电阻、飞跨电容、寄生电容、时钟非重叠、负载变化和电荷共享影响，输出电压会出现纹波和压降。效率还受开关损耗、泄漏和驱动功耗限制。
展开逻辑：选择级数和开关尺寸时要平衡输出范围、纹波、面积、速度和效率；两相时钟要避免直通电流，输出调节环路要保证稳定。仿真需覆盖启动、轻载、重载和时钟占空比变化。
常见追问：为什么增加飞跨电容不一定持续提高转换效率？
易错点：只按理想电荷转移计算，忽略开关电阻、驱动和寄生损耗。
102. 如何测量动态比较器在不同时钟与输入共模下的失调？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在固定采样条件下反复施加正负微小差分输入，改变时钟边沿、再生时间和输入共模，统计输出翻转概率或等效决策阈值，把使输出概率约为一半的差分量作为动态失调的测量依据。
展开逻辑：测量时要固定输入源阻抗、采样电容、负载和时钟幅度，并区分输入失配、kickback、噪声和再生时间不足的影响。版图后还应做 PVT 与蒙特卡洛，不能把单次比较结果当作静态失调。
常见追问：为什么同一比较器的失调在不同输入共模或时钟频率下可能不同？
易错点：只用一次直流扫描提取失调，忽略动态再生、采样网络和时钟条件。
103. 怎样用采样网络条件评估比较器 kickback 的码型相关误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：让比较器在真实采样电容、源阻抗、采样时间和时钟相位下工作，比较不同输入码型或相邻转换前后的采样节点扰动，并把扰动换算为输入等效误差或失真。
展开逻辑：kickback 由再生节点的电压摆幅和输入耦合路径决定，源阻抗越高、采样电容越小、采样窗口越短通常越敏感。隔离开关、前置放大、底板采样和时钟错相可降低误差，但必须用瞬态和 PVT 仿真确认建立时间没有被牺牲。
常见追问：为什么理想电压源驱动下测得的 kickback 往往比真实驱动器件小？
易错点：只观察比较器内部节点，不把采样网络和输入码型纳入测量。
104. SAR ADC 采用单调电容切换时，如何权衡能量、共模和校准？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：单调切换可减少参考端不必要的充放电并降低平均切换能量，但阵列共模、电荷建立、开关非线性和电容失配仍决定精度。设计要同时检查参考扰动、比较器输入共模、建立时间和是否需要冗余或校准。
展开逻辑：能量优势来自切换路径和电压摆幅的改变，并不是所有单调方案都自动降低误差。应在实际参考缓冲、寄生和 kickback 条件下做静态线性度与动态 SNDR 验证，再决定校准范围。
常见追问：为什么降低切换能量后仍可能需要校准电容失配？
易错点：把单调切换等同于消除了电容失配，或只按理想电荷守恒评估方案。
105. 流水线 ADC 级间放大器的哪些误差可由数字校准修正？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在架构和校准模型覆盖的前提下，稳定、可观测且近似线性的级间增益误差、部分比较器阈值误差通常可以校准；前端采样非线性、随输入和时间变化的建立误差、严重饱和以及未建模的耦合失真通常不能被完全修正。
展开逻辑：级间冗余能给比较器和局部增益留出数字校准余量，但校准仍需要足够的激励、稳定的误差模型和数字运算范围。规格分配时要明确可校准误差、残余误差和校准时间，不能把“有数字校准”当作模拟线性度不受约束。
常见追问：为什么固定增益误差容易校准，而建立不充分造成的输入相关误差难以完全校准？
易错点：认为数字校准可以无条件修复任意级间非线性、带宽不足或前端采样误差。
106. 低通 Sigma-Delta ADC 中 OSR、信号带宽和环路阶数如何共同决定可用分辨率？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：OSR 决定采样率相对信号带宽的余量，环路阶数和噪声传递函数决定量化噪声被推离带内的程度；提高 OSR 或阶数通常能降低理想带内噪声，但可用分辨率还受积分器噪声、反馈 DAC、时钟抖动、过载和稳定性限制。
展开逻辑：讨论分辨率必须先说明低通信号带宽、采样率、OSR 和抽取滤波器。高阶环路的噪声整形更强，却更容易受量化器延迟、非线性和有限增益影响，因此要用行为级、晶体管级和稳定性仿真共同确认。
常见追问：为什么在相同 OSR 下提高环路阶数仍可能得不到更高的实测 ENOB？
易错点：把噪声整形理解为消灭量化噪声，或不说明信号带宽、OSR 和稳定性条件。
107. DNL 和 INL 分别怎样描述 ADC 或 DAC 的静态线性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：DNL 描述相邻码宽相对理想一个 LSB 的偏差，反映局部码宽和是否缺码；INL 描述实际转换特性相对理想直线的累积偏差。两者的定义还要说明端点法或最佳拟合法。
展开逻辑：DNL 常受元件匹配、开关和比较器局部误差影响，INL 还会累积增益、失调和结构非线性。码密度、缓慢斜坡和精密直流源可用于测量，但测试分辨率、噪声和参考稳定性必须足够。
常见追问：为什么 DNL 没有明显超限，INL 仍可能较大？
易错点：把 DNL 和 INL 都当作单点增益误差，或不说明拟合基准。
108. guard ring 对模拟 IC 的作用和局限是什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：guard ring 通过衬底或阱接触把噪声电流引到固定电位，降低数字切换、衬底耦合和闩锁风险。它能改善隔离和可靠性，但不能代替合理的电源回流、深阱、屏蔽和敏感节点布局。
展开逻辑：guard ring 的宽度、接触密度、连接电位和与噪声源的距离要按工艺规则设计；过度使用会占用面积并改变寄生。版图后要用提取和混合信号噪声仿真验证。
常见追问：为什么加了 guard ring 后高频电源噪声仍可能进入模拟输出？
易错点：把 guard ring 当作理想屏蔽，忽略金属、电源和封装耦合。
109. 模拟 IC 为什么要同时做 DC、AC、TRAN 和噪声分析？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：DC 用来确认偏置和工作区，AC 评估小信号增益、极点、零点和稳定性，TRAN 观察启动、摆幅、压摆率和大信号瞬态，噪声分析评估频谱及输入等效噪声。四类分析回答不同问题，缺一项都可能漏掉关键失效。
展开逻辑：测试激励、初始条件、负载和收敛设置必须与指标一致。分析结果要彼此交叉：例如 DC 工作点错误会让 AC 结论失效，TRAN 过冲又可能暴露 AC 中未注意的非主导极点。
常见追问：为什么 AC 增益通过不代表大信号建立一定通过？
易错点：只看一个 AC 曲线就判断整个模拟模块合格。
110. 模拟仿真出现不收敛时，应该先检查什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先确认电源、地、端口、器件模型、初始条件和偏置路径是否完整，再检查浮空节点、理想源短路、过大的时间步长和不合理的寄生参数。之后才调整求解器容差、积分方法或启动辅助。
展开逻辑：应保留一个可复现的最小测试平台，把电路分阶段启动并记录残差。盲目放宽收敛标准可能掩盖真实的工作点或模型问题；修改求解器参数后要重新验证关键指标。
常见追问：为什么给浮空节点加一个很大的电阻有时能帮助收敛，却不能直接视为电路修复？
易错点：只改容差或强制初值，不定位电路的真实浮空和多稳态。
111. 版图后仿真出现偏置点漂移时，如何先排查提取电阻、漏电与失配？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先对比前后仿真的 DC 工作点和电流，再分层关闭提取电阻、漏电/体端模型和随机失配，观察偏置漂移是否消失；随后结合提取网表和版图位置定位敏感互连或器件。
展开逻辑：寄生电阻、漏电和体端耦合可以直接改变稳态电流，寄生电容通常主要改变瞬态，但在带有漏电、开关状态或浮空节点时也可能间接影响工作点。应把 DC、AC、TRAN 与蒙特卡洛结果结合起来，不能只看最终输出差值。
常见追问：为什么理想电容本身不改变稳态直流，却可能在含开关或漏电的电路中表现为工作点相关问题？
易错点：把所有后仿真退化都归因于电容，或只看带宽不检查提取电阻、体端和漏电路径。
112. Verilog-A 行为模型怎样保证与晶体管级模块的接口一致？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先固定端口方向、参考地、单位、初始状态和输入输出约定，再用连续时间方程描述可观测的电压电流关系，并为极限输入、启动和饱和状态定义合理行为。模型应与晶体管级的 DC、AC、TRAN 关键指标对齐。
展开逻辑：行为模型用于系统级速度和架构验证，不应隐藏真实的延迟、噪声或限制。验证时要做模型对模型、模型对晶体管级和模型对测量的回归，并避免未定义的硬切换造成收敛问题。
常见追问：为什么一个行为模型在系统仿真中稳定，不代表晶体管级实现也稳定？
易错点：只比较理想传输曲线，不检查接口、初值、噪声和动态边界。
113. 模拟 IP 交付时，电源和地接口规格至少要包含哪些可验证项目？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：至少要写明电源电压范围与允许纹波、地回流和共模参考、启动与掉电顺序、静态和瞬态电流、负载范围、去耦与封装约束，以及 PSRR、噪声和 ESD 的测试条件。
展开逻辑：接口规格应能直接映射到原理图、版图、仿真和测试：分别定义模拟/数字电源域、敏感回流路径、时钟或偏置依赖、最大电流变化率和测试模式。独立电源只是边界条件，仍需检查封装、衬底和共享地阻抗带来的耦合。
常见追问：为什么只给出一个电源电压数值，不能算完整的模拟 IP 电源接口定义？
易错点：只列电源域名称，不说明纹波、回流、上电顺序、负载和可验证的噪声条件。
114. MOS 电容的 C–V 曲线为什么会随频率变化？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：MOS 电容在积累、耗尽和反型区对应不同的电荷响应。低频下少数载流子有时间跟随交流信号，反型区电容可以恢复；高频下少数载流子来不及响应，测得电容会降低并表现出明显的频率依赖。
展开逻辑：曲线还受串联电阻、界面态、衬底掺杂和测试偏置影响。用 C–V 结果提取参数时要说明频率、交流幅度和扫描方向，不能把任意频率下的曲线直接当作理想氧化层电容。
常见追问：为什么同一个 MOS 电容在低频和高频反型区可能测得不同电容？
易错点：只按平行板电容公式判断全偏置范围的 MOS 电容。
115. 源极跟随器中，源体电压变化如何造成跟随误差、共模范围和摆幅变化？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：以体端固定接地、漏端接高电源的 NMOS 源极跟随器为例，源极上升使源体电压增大，体效应让阈值电压上升；于是 的跟随误差增大，高端输入与输出余量缩小。PMOS 按相反极性分析。
展开逻辑：应同时检查体端连接、偏置电流、负载和输入共模范围，并在 PVT 与版图后仿真中测量跟随误差、线性度和最大摆幅。若体端能与源极同电位，体效应会减弱，但工艺阱结构和隔离规则可能不允许这样连接。
常见追问：为什么同一个源极跟随器在不同负载和输入共模下，体效应引起的误差不同？
易错点：只说体效应会提高阈值，不说明体端连接、NMOS 高端范围约束和跟随器工作点。
116. 亚阈值区的 为什么高，但速度和线性度未必好？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答： 表示单位电流获得的跨导。亚阈值近似满足 ，因此单位功耗的跨导效率高；但器件电流小、结电容和寄生相对突出，速度、动态范围和线性度可能受限。
展开逻辑：这里的 不能单独代表速度，还要看 、输出电阻、负载和建立时间。亚阈值对温度、工艺和漏电敏感，通常需要更大面积和更严格的失配预算；最终要按功耗、噪声、带宽和线性度选择工作区。
常见追问：为什么提高 仍可能得不到更高的单位带宽？
易错点：把高 当作高速度、高线性度或与工艺无关的常数。
117. 增益增强电流源的辅助环路怎样验证稳定性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：除主电路差模环路外，还要断开并测量每个增益增强辅助环路的环路增益、交越频率和相位裕度，再在主环路闭合时检查极点耦合和输出阻抗随频率的变化。
展开逻辑：辅助环路的带宽过低会使高频输出电阻下降，带宽过高又可能与主极点或寄生极点相互作用。验证必须覆盖负载、电源、温度、工艺角和版图寄生，不能只看一个低频输出电阻数值。
常见追问：为什么低频增益增强有效，并不保证高频输出阻抗也提高？
易错点：只测直流或低频 ro，不检查辅助环路的动态稳定性。
118. 采用米勒补偿的两级运放，一级与输出级偏置电流如何分配？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在米勒补偿的两级运放中，若压摆率由对应电容的充放电电流限制，且暂不计额外寄生和电流分流，补偿支路满足 ，输出支路满足 。这里是电容充放电电流，不等同于一级和输出级静态偏置电流；偏置分配还需同时满足 GBW、相位裕度、功耗和电流镜比例。
展开逻辑：先由闭环带宽和相位裕度确定一级 与补偿电容，再由最大阶跃和负载电容反推输出级充放电电流，同时检查共模反馈、输出摆幅、稳定性和 PVT。两个近似分别针对补偿电容与负载电容的主导充放电路径；实际还会受电流镜、限流、内部节点摆幅和闭环噪声增益影响。
常见追问：为什么提高一级跨导不一定改善大信号建立时间？
易错点：把 GBW、压摆率和总建立时间当成同一个指标，或把电容充放电电流误认为静态偏置电流。
119. Class-AB 输出级怎样兼顾静态功耗和大信号驱动？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：Class-AB 通过设置较小的静态偏置，让上拉和下拉器件在过零附近保持适度导通；大信号时两侧可提供远大于静态电流的充放电能力，从而兼顾效率、摆幅和驱动。
展开逻辑：偏置过小会产生交越失真和死区，偏置过大则增加静态功耗并降低可靠性。实际要验证输出共模、负载变化、短路、稳定性和器件匹配，常用局部反馈或跨线性偏置环路控制静态电流。
常见追问：为什么 Class-AB 输出级的静态电流不能简单设为零？
易错点：只看峰值驱动电流，不检查过零交越和静态失真。
120. 运放输入失调如何做误差预算，并用版图和电路方法验证？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先把输入差分对、负载、尾电流源、有限增益和电阻失配分别折算到输入端，再按总误差预算选择匹配布局、自动归零、斩波或校准。版图降低随机和梯度失配，电路技术抑制低频或可校准误差，两者需要配合。
展开逻辑：验证应在原理图和版图后蒙特卡洛、温度与电源扫描中比较各项误差贡献，并检查残余噪声、带宽、建立时间和校准残差。增大输入管面积只能降低一部分随机失配，不能消除负载、尾源或布局梯度造成的误差。
常见追问：为什么输入差分对匹配很好，运放仍可能有较大的输入失调？
易错点：只给出一种抑制手段，不做输入等效折算和失配贡献分解。
121. 带隙基准的失调为什么会转化为参考电压误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：误差放大器输入失调会改变两个输入节点的平衡条件，使 PTAT 电压差或电阻电流偏离设计值，最终经电阻比和闭环增益传递到参考输出。误差大小还随温度、共模和器件失配变化。
展开逻辑：应在零输入差分、失调、噪声和有限增益条件下分别建立误差预算，并用修调、动态校准、增大输入对面积或改进布局降低影响。不能只看理想 PTAT 与 CTAT 曲线。
常见追问：为什么带隙的温度曲线正确，仍可能存在较大的绝对电压误差？
易错点：只检查温度系数，不检查失调、增益误差和电阻比。
122. LDO 采用 PMOS 或 NMOS 功率管时应怎样取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：PMOS 高边功率管不需要高于输入电源的栅极驱动，低压实现简单，但导通能力和栅电荷可能不占优；NMOS 可获得更高的跨导和较低导通电阻，却通常需要电荷泵或更复杂的驱动。
展开逻辑：选择要结合 dropout、静态电流、噪声、稳定性、面积和允许的输入输出范围。功率管类型改变后，误差放大器共模范围和环路极点也要重新核对。
常见追问：为什么 NMOS 功率管的低导通电阻优势可能被驱动电路功耗抵消？
易错点：只比较功率管的 W/L，不检查栅极驱动和整体效率。
123. Buck 转换器的连续导通和断续导通模式有什么差异？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：连续导通模式下电感电流在整个开关周期内不降到零，适合中重载并具有较稳定的线性化模型；断续导通模式下电感电流会归零，轻载效率和控制规律不同，输出纹波与频率也更依赖负载。
展开逻辑：模式边界受电感、开关频率、输入输出电压和负载电流共同决定。环路补偿、零极点位置和电流检测策略应覆盖两种模式，不能只用连续模式模型保证轻载行为。
常见追问：为什么同一个 Buck 补偿网络在重载稳定，轻载时可能出现不同的动态响应？
易错点：把 Buck 视为只有一种工作模式，忽略电感电流是否归零。
124. 峰值电流模式控制为什么需要斜坡补偿？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当占空比较大时，电感电流下降斜率与采样保持会造成次谐波振荡。叠加人工斜坡可以改善离散时间环路的阻尼，使相邻周期的峰值电流误差收敛。
展开逻辑：斜坡过小抑制不了次谐波，过大又会降低电流环增益和瞬态响应。补偿斜率应结合输入输出范围、电感斜率、采样延迟和限流阈值验证。
常见追问：为什么增加斜坡补偿后仍要检查电流环带宽和峰值限流精度？
易错点：把斜坡补偿理解成只改变占空比的静态偏置。
125. Gate driver 的死区时间和非重叠时钟为什么重要？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：上下桥臂切换时需要短暂关闭两只功率管，避免直通电流；死区过短会产生贯通损耗，过长则增加体二极管导通、反向恢复和输出波形失真。
展开逻辑：死区应在工艺、温度、负载和栅极电荷变化下保持可控。验证要同时测量栅极波形、漏源电压、交越电流和效率，不能只看逻辑时钟是否非重叠。
常见追问：为什么死区时间过大也会降低开关电源效率？
易错点：认为死区越大越安全，忽略体二极管和反向恢复损耗。
126. Gate driver 的栅极电荷与驱动尺寸怎样权衡？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：增大驱动器件可以更快地充放功率管栅极，降低开关过渡时间，但会增加前级负载、短路电流、面积和动态功耗。驱动尺寸应按栅电荷、目标边沿、允许 EMI 和最大电流共同确定。
展开逻辑：还要检查级联驱动的逐级尺寸比、输入时钟占空比、供电压降和温度角落。只追求最快边沿可能放大电源噪声和封装寄生影响。
常见追问：为什么 Gate driver 尺寸不是越大越好？
易错点：只看功率管导通损耗，不看栅极充放电和电磁干扰。
127. 传统模拟 PLL 由哪些模块组成，各模块如何配合？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：基本 PLL 包含鉴相或鉴频器、电荷泵、环路滤波器、压控振荡器和分频器。相位误差经鉴相和电荷泵变成控制电流，环路滤波器生成平滑控制电压，VCO 调整频率，分频反馈后逐步锁定。
展开逻辑：设计要分别检查捕获范围、锁定时间、参考杂散、VCO 增益、环路带宽、分频比和电源噪声。模块连接正确不代表整体环路稳定，必须做系统级和晶体管级联合验证。
常见追问：为什么 PLL 的环路滤波器既影响噪声又影响锁定速度？
易错点：只背模块名称，不说明相位误差如何闭环传递。
128. PLL 的 PFD/CP 死区会带来什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：死区表示输入相位差很小时，鉴频器或电荷泵不能产生与相位差对应的有效校正脉冲，环路会出现静态相位误差、参考杂散和抖动恶化。
展开逻辑：可通过复位延迟优化、减少电荷泵电流失配、加入反死区结构和校准改善，但这些方法会增加功耗、面积和杂散耦合。验证时要扫描很小的相位差和不同频率偏差。
常见追问：为什么只在大相位差下测试 PLL 不能发现死区？
易错点：把 PFD/CP 当作理想线性相位检测器。
129. 采样开关的电荷注入和时钟馈通有什么区别？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：电荷注入是开关沟道电荷在关断时流入采样节点，时钟馈通则是时钟边沿通过栅漏或栅源寄生电容直接耦合到节点。二者都会产生采样误差，但随器件尺寸、源漏电压和时钟边沿的依赖不同。
展开逻辑：底板采样、互补开关、 dummy 开关、差分抵消和合理的时钟相位可以降低误差。验证要使用真实源阻抗、采样电容和时钟幅度，不能只用理想开关模型。
常见追问：为什么差分采样能部分抵消时钟馈通，却不能自动消除所有电荷注入误差？
易错点：把电荷注入和时钟馈通当成同一种寄生现象。
130. 动态比较器前置放大器和纯锁存结构如何取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：前置放大器可以隔离输入、降低 kickback 并提供初始增益，但会增加功耗、延迟和输入噪声；纯动态锁存器速度快、功耗低，却对输入失调、共模、再生时间和 kickback 更敏感。
展开逻辑：选择要结合采样电容、源阻抗、分辨率、速度和允许的时钟功耗。前置放大器本身也要检查带宽、失调和饱和恢复，不能只看比较器的逻辑翻转速度。
常见追问：为什么加入前置放大器后，比较器的总延迟可能反而增加？
易错点：只比较锁存器再生速度，不看前置级的建立时间。
131. ADC 参考缓冲器需要重点验证哪些指标？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：参考缓冲器要在转换器切换电荷、负载变化和时钟频率下保持足够低的输出阻抗与噪声，并满足参考建立时间、稳定性、驱动能力和电源抑制要求。
展开逻辑：SAR、流水线和闪速 ADC 的参考电流波形不同，不能用同一静态负载替代。验证应同时观察参考纹波、码型相关误差、SNDR、DNL/INL 和环路瞬态。
常见追问：为什么参考缓冲器的直流输出误差很小，ADC 的动态线性仍可能不合格？
易错点：只测参考端的静态电压，不测切换瞬态和码型相关扰动。
132. R–2R DAC 与电流舵 DAC 如何按应用取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：R–2R DAC 依靠精确电阻比实现分压或电流分配，结构规整、静态功耗可控，但高速切换和开关寄生会限制性能；电流舵 DAC 适合高速输出，能通过并行电流单元提高速度，却更依赖电流源匹配、开关时序和输出合规范围。
展开逻辑：两者都要检查 DNL、INL、毛刺、输出阻抗、参考噪声和版图对称。架构选择应由分辨率、采样率、负载和功耗共同决定，不能只按元件数量比较。
常见追问：为什么高速电流舵 DAC 仍需要校准或动态匹配？
易错点：认为 R–2R 只适合低速、电流舵只要加大电流就能保证线性。
133. 模拟版图中的 EM 和 IR drop 会怎样影响电路？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：电迁移 EM 反映金属长期电流密度过高造成的可靠性风险，IR drop 则是供电和地线电阻导致的局部电压下降。二者会改变偏置、电源抑制、输出摆幅和器件应力，严重时引起性能漂移或失效。
展开逻辑：应通过加宽金属、增加并联通路、均匀分配电流、使用多点供电和降低回流阻抗改善。验证要覆盖峰值与平均电流、温度、自热和封装寄生，不能只看原理图电源值。
常见追问：为什么版图后仿真中的电源压降可能改变带隙或 LDO 的温漂结果？
易错点：只检查金属是否连通，不检查电流密度和局部供电电压。
134. 微安级模拟电路版图为什么要特别关注漏电和寄生？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当目标电流很小时，结漏电、栅漏电、保护器件漏电和表面污染电流可能与信号电流同量级；同时，器件和连线寄生会显著改变启动、极点、噪声和保持时间。
展开逻辑：应缩短高阻节点、增加隔离和屏蔽、合理选择器件尺寸与阱结构，并在高低温、不同偏置和版图后网表下检查漏电分布。不能只用典型室温 DC 仿真判断微安级设计。
常见追问：为什么低功耗电路中一个看似无关的保护器件也可能改变偏置？
易错点：只按有源管的名义电流设计，不做漏电和寄生预算。
135. 体效应在模拟 IC 中怎样影响阈值、跨导与输入范围？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当源体结处于反偏时，体效应会改变耗尽区电荷，使阈值电压的绝对值随源体反偏增大而上升；同一栅压下的有效过驱动减小，跨导、增益和可用输入共模范围都会受到影响。
展开逻辑：NMOS 和 PMOS 的电压极性不同，但都要检查体端是否与源端等电位。级联、折叠和源极跟随器中的体效应尤其容易消耗电压余量，低电源电压和 PVT 角落下应把体效应纳入饱和条件与摆幅预算。
常见追问：为什么源极跟随器的跟随误差会随源体反偏变化而变化？
易错点：把阈值电压当成与端电压无关的固定常数，或只在体源短接时使用结论。
136. 短沟道、窄沟道与 DIBL 如何区分？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：短沟道效应是沟道长度缩短后出现的一组二级效应；窄沟道效应主要来自器件宽度变小和隔离边缘对耗尽区的影响；DIBL（漏致势垒降低）则是漏端电场增强后降低势垒，使阈值随漏源电压升高而下降。
展开逻辑：三者都可能改变阈值、漏电、跨导和输出电阻，但依赖的几何尺寸和端电压不同。分析先进工艺器件时不能只套长沟道平方律，应结合 BSIM 模型、沟道长度/宽度扫描和 PVT 仿真判断主导效应。
常见追问：为什么 DIBL 会使关断漏电增加，而单纯的窄沟道效应未必产生同样趋势？
易错点：把所有短沟道问题都统称为沟道长度调制，或混淆 DIBL 与窄沟道效应。
137. 热载流子效应会怎样影响 MOS 可靠性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：漏端高电场会使载流子获得较高能量并在界面或栅氧中产生陷阱，长期可能造成阈值漂移、跨导下降、漏电变化和寿命缩短。它通常在高漏源电压、高电流密度和快速器件中更敏感。
展开逻辑：应通过限制局部电场、优化漏端结构、降低过冲、采用可靠性规则和寿命模型来控制。验证不能只看初始 DC 性能，还要关注应力前后参数变化及温度、电压和负载组合。
常见追问：为什么降低漏端电场能改善热载流子可靠性，却可能牺牲速度或面积？
易错点：把热载流子效应当成只影响栅氧击穿的瞬时故障。
138. 场氧和栅氧在 CMOS 工艺中分别承担什么作用？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：栅氧位于栅极与沟道之间，用于控制表面载流子并形成栅电容；场氧较厚，主要用于隔离相邻有源区、降低寄生反型和器件间漏电。两者厚度、掺杂边界和可靠性要求不同。
展开逻辑：栅氧厚度直接影响阈值、跨导、栅电容和击穿可靠性，场氧与隔离结构则影响寄生电容、窄沟道效应和版图密度。模拟设计应按工艺提供的器件类型选择，不能把场氧当成普通栅介质替代。
常见追问：为什么高压器件常需要不同于核心 MOS 的栅氧和隔离结构？
易错点：只记住场氧“更厚”，却忽略它承担的是器件隔离而非沟道控制。
139. MOS 电容在模拟 IC 中有哪些用途与限制？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：MOS 电容可用于采样保持、去耦、积分、补偿和可调谐电容。它的电容值随端电压、工作频率和偏置状态变化，面积效率较高，但线性度、漏电、串联电阻和电荷注入需要单独评估。
展开逻辑：选择 MOS 电容时要明确是反型、耗尽还是累积工作，并在信号摆幅、温度和工艺角下检查 C–V 曲线。若需要高线性或稳定的绝对值，MIM、MOM 或专用高压电容可能更合适。
常见追问：为什么同一个 MOS 电容在直流 C–V 测量和高速采样中得到的有效电容可能不同？
易错点：把 MOS 电容当作与电压和频率无关的理想线性电容。
140. 差分对的大信号传输特性为什么会限制输入线性范围？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：差分输入增大后，两支路电流不再近似线性分配，一侧电流逐渐接近尾电流、另一侧接近截止，跨导随输入变化，因而产生增益压缩和失真。输入线性范围本质上受器件过驱动、尾电流和负载余量共同限制。
展开逻辑：增加源极退化、提高过驱动、采用线性化反馈或多对输入管可以扩展范围，但会损失增益、噪声或功耗。验证时要同时观察差分增益、THD、共模电压和器件工作区，而不能只看小信号 AC。
常见追问：为什么增大尾电流不一定按同样比例扩大差分输入线性范围？
易错点：只用小信号跨导解释大信号差分传输，忽略支路截止和尾电流守恒。
141. 差分对尾电流源和尾电阻怎样取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：尾电流源能提高尾端输出电阻，抑制共模信号引起的总电流变化，通常有利于 CMRR；尾电阻结构简单、线性直观，但尾端电压变化会明显调制电流，电源抑制和共模性能较弱。
展开逻辑：电流源会消耗电压余量并引入噪声、失配和启动问题，电阻则占面积且受工艺和温度影响。选择时要把 CMRR、输入范围、噪声、摆幅、面积和功耗放在同一预算中。
常见追问：为什么低电源电压下有时仍会采用尾电阻而不是级联电流源？
易错点：认为尾电流源在所有电源和线性度条件下都优于电阻。
142. 五管运放的等效输入噪声主要由哪些器件决定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：输入差分对通常是主要贡献者，因为它们的器件噪声直接折算到输入端；有源负载、尾电流源和偏置镜像也会通过差模增益、共模转换或有限输出电阻贡献噪声。最终结果取决于频率、偏置和噪声增益。
展开逻辑：降低输入等效噪声可提高输入对的 gm、增大面积、选择合适反型区并优化尾源和负载，但会增加功耗、电容或面积。应做噪声谱密度和带宽积分，不能只比较某一只 MOS 的单点噪声。
常见追问：为什么输入对面积增大通常有利于降低 1/f 噪声，却可能降低高速性能？
易错点：把总输入噪声只归因于输入差分对，忽略后级和偏置网络的折算。
143. 五管运放的输入失调来自哪些失配，怎样降低？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：失调主要来自输入差分对的阈值和跨导失配，也可能来自有源负载、尾电流源、体效应差异和系统性版图梯度。它们先造成两支路电流不平衡，再等效为输入端所需的补偿电压。
展开逻辑：降低方法包括增大关键器件面积、使用共心和对称布局、加入 dummy、匹配端口环境、校准或斩波。应通过蒙特卡洛、温度和电源扫描分解随机与系统失调，不能只看典型角工作点。
常见追问：为什么输入差分对已经做得很大，运放仍可能有明显失调？
易错点：只增大输入管尺寸，不检查负载、尾源和版图梯度。
144. 经典两级米勒运放的右半平面零点为什么不利，如何处理？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在经典两级米勒补偿中，补偿电容的前馈电流会形成右半平面零点，带来相位滞后，可能降低相位裕度并造成过冲或振铃。可用串联消零电阻、缓冲前馈通路或改变补偿拓扑把零点移到左半平面或推到交越频率之外。
展开逻辑：在常见小信号模型中，零点位置受输出级跨导与补偿电容共同决定，常用近似为 ；串联电阻取接近 的量级时可把零点推远或改变其半平面，但这只对相应拓扑成立。工艺、温度、负载和寄生变化都要通过环路仿真复核。
常见追问：为什么把零点移到高频并不代表所有负载下都已经稳定？
易错点：只记住“米勒电容能稳定”，不分析右半平面零点的拓扑条件和参数漂移。
145. 单极点低通的噪声带宽为什么是截止频率的 π/2 倍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：单极点幅频响应的平方为 1/[1+(f/fp)^2]，把它从零频积分得到的等效噪声带宽为 πfp/2，其中 fp 是幅度下降 3 dB 的极点频率。它描述的是白噪声经过滤波器后的总功率，而不是信号带宽定义。
展开逻辑：如果系统有多个极点、零点或额外噪声增益，不能直接套用 π/2 倍关系，应对完整传递函数的幅度平方积分。采样和开关电容系统还要考虑离散时间噪声折叠。
常见追问：为什么把 3 dB 带宽直接当成白噪声积分带宽会低估噪声？
易错点：混淆信号的 3 dB 带宽、噪声带宽和采样带宽。
146. 电压串联、电压并联、电流串联和电流并联反馈怎样区分？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：先判断输出端取样的是电压还是电流，再判断反馈信号在输入端是串联叠加还是并联注入。串联混合通常提高输入电阻，并联混合通常降低输入电阻；电压取样通常降低输出电阻，电流取样通常提高输出电阻。
展开逻辑：四种类型的核心不是反馈线画在上方还是下方，而是取样变量和误差信号的连接方式。实际分析应沿信号方向标出采样、比较和反馈路径，再结合环路增益判断输入输出阻抗变化。
常见追问：为什么同一个放大器改变取样节点后，输入和输出电阻的反馈结论会改变？
易错点：只按拓扑位置背诵四种反馈，不先判断取样量和混合方式。
147. 负反馈在什么条件下能改善噪声，反馈网络为何不能被忽略？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在环路增益足够大且噪声位于反馈可抑制的频段时，前向放大器内部的部分噪声会被闭环增益压低；但反馈电阻、采样器件和参考源也会产生噪声，并可能被噪声增益放大。
展开逻辑：应把各噪声源移到同一输入或输出参考点，结合频率和环路增益计算总噪声。高频环路增益下降、反馈网络热噪声和噪声折叠都会限制改善，不能笼统地说“有反馈就降噪”。
常见追问：在电阻反馈放大器中，反馈电阻的热噪声和噪声增益如何共同影响输入等效噪声？
易错点：忽略反馈网络自身噪声，或把低频闭环结论外推到全部频率。
148. 如何用版图提高 2:1 电流镜的匹配？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：把 2:1 电流镜拆成相同单位管并联，采用同方向、相同邻近环境的共心或交叉指布局，并在两侧放置 dummy。参考管与输出管的源极、体端、栅线和周围环境应尽量对称；漏极电压差通常要靠级联、反馈或校准等电路手段处理。
展开逻辑：几何匹配只能降低随机和梯度误差，不能消除沟道长度调制、体效应和输出端电压不同造成的误差。版图完成后要用提取网表检查寄生、电流密度和实际镜像比。
常见追问：为什么只把输出管宽度做成参考管的两倍，仍可能得不到精确的 2:1 电流？
易错点：只按 W/L 比例画图，不匹配端电压、方向和周围环境。
149. 共心和交叉指布局为什么能降低匹配误差？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：共心布局把目标器件的几何中心重合，使线性工艺梯度在平均后相互抵消；交叉指布局把单位器件交替排列，降低局部边缘和梯度对某一器件的偏置。两者通常还配合 dummy 和对称走线。
展开逻辑：布局仍需保持相同方向、相同接触和相同热环境，并注意寄生电阻、电容及高电流回路。对于电阻、电容、MOS 和双极器件，具体单元划分要按工艺匹配规则确认。
常见追问：为什么共心布局不能修复由不同漏极电压造成的电流镜误差？
易错点：认为共心布局可以消除所有失配和寄生效应。
150. 先进工艺中的 LDE 会怎样影响模拟晶体管？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：LDE（Layout Dependent Effects，版图相关效应）是隔离边缘、阱边缘和局部应力改变有效迁移率、阈值和沟道长度的一组效应，常见例子包括浅沟槽隔离（STI）应力、阱邻近效应（WPE）以及长度/宽度依赖。它们会让原理图中相同尺寸的器件在版图后表现不同。
展开逻辑：应使用工艺提供的 LDE 模型和规则，保持匹配器件的环境、方向、距离和 dummy 一致，并在版图后仿真和蒙特卡洛中检查增益、失调、噪声及电流镜误差。
常见追问：为什么原理图蒙特卡洛通过后，版图后失调仍可能变大？
易错点：只做几何尺寸匹配，不考虑隔离边缘、阱距离和应力环境。
151. 模拟版图为什么需要金属密度填充？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：金属密度填充用于改善 CMP 等制造过程中的局部密度均匀性，降低凹陷、侵蚀和层间厚度变化，从而提高可制造性。填充主要会新增寄生电容和耦合；只有在改变连接或回流路径时，才可能进一步影响局部电阻，因此不能无条件靠近高阻或敏感节点。
展开逻辑：填充策略应遵循工艺密度窗口，并对敏感模拟线、电源回流和高频节点做屏蔽或 keep-out。填充后应重新运行 DRC、寄生提取和关键性能仿真。
常见追问：为什么金属密度填充通过了设计规则，仍可能使高阻节点的带宽下降？
易错点：只检查密度规则，不评估填充带来的耦合电容和回流路径。
152. 芯片 PAD 与 ESD 结构分别解决什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：PAD 是芯片与封装或外部引脚之间的电气和物理接口，负责信号、电源和地的连接；ESD 结构在外部静电或过压进入时提供受控泄放路径，保护核心器件和栅氧。两者常集成在 I/O 单元但职责不同。
展开逻辑：PAD 设计要考虑电流承载、寄生、驱动和封装，ESD 设计还要考虑触发电压、泄放电流、保持特性、漏电和电容。保护结构不能只看静态连通，还需按工艺规则进行应力和瞬态验证。
常见追问：为什么 ESD 保护器件的寄生电容会影响高速模拟输入？
易错点：把 PAD、ESD 和核心信号晶体管视为同一个功能模块。
153. ESD 保护器件通常要看哪些指标？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：至少要看触发电压、保持电压、可承受峰值电流、动态电阻、漏电、结电容、响应时间和重复脉冲可靠性，并确认失效电流路径不会先损伤核心器件。
展开逻辑：不同 I/O 电压域和信号带宽对这些指标的权重不同。验证应覆盖正负极性、不同上升时间、温度和工艺角，且要把封装寄生与 PAD 走线一起纳入。
常见追问：为什么 ESD 器件的触发电压不能简单设得越低越好？
易错点：只比较一次人体模型电流，不检查正常工作漏电、信号摆幅和保持状态。
154. 深 N 阱在模拟 IC 隔离和器件偏置中有什么作用？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在支持三重阱或类似隔离剖面的工艺中，深 N 阱可把局部阱结构与衬底或邻近噪声源隔离，并允许更灵活的体端偏置，常用于降低衬底噪声耦合和改善敏感模拟模块的隔离。具体能隔离哪些器件取决于工艺剖面和井的连接方式。
展开逻辑：深 N 阱会增加面积、寄生电容和工艺约束，体端连接不当还可能引入结正偏、漏电或闩锁风险。使用前应核对器件剖面、隔离距离、井接触和版图规则，而不能只把 DNW 当成万能屏蔽。
常见追问：为什么深 N 阱能改善隔离，却不一定能解决电源线或封装回流引起的噪声？
易错点：把某一种工艺的深 N 阱结构泛化为可以隔离所有 PMOS、NMOS 和噪声路径。
155. 全差分运放的 CMFB 环路为什么要单独检查稳定性？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：CMFB 通过检测两个输出的共模电压并调节偏置或负载，使输出共模稳定；它有自己的检测器、误差放大器和反馈节点，环路增益、极点和相位裕度不一定等于差模环路。
展开逻辑：CMFB 带宽过低会使共模建立慢、输出失衡，过高则可能与差模节点、负载和寄生耦合而振荡。应分别做共模 AC、瞬态和 PVT/版图后仿真，并检查差模信号对 CMFB 的串扰。
常见追问：为什么差模环路稳定，不代表全差分运放的共模输出一定稳定？
易错点：只测差模增益和相位裕度，忽略共模检测器与补偿路径。
156. 采样保持电路应如何分解关键指标？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：应分别检查采样带宽、采集时间、孔径误差、保持下垂、保持阶跃、开关电荷注入、时钟馈通、噪声、失真和驱动能力。每项指标对应不同的开关、放大器、保持电容或时钟路径。
展开逻辑：提高开关尺寸可缩短采集时间，却会增加电荷注入和时钟馈通；增大保持电容可降噪，却会加重驱动负担。应在真实源阻抗、时钟幅度、输入共模和负载下做瞬态与频域联合验证。
常见追问：为什么采集时间满足要求，采样保持的动态线性仍可能不合格？
易错点：只测一个阶跃的建立时间，不区分孔径、保持阶跃和非线性失真。
157. 如何把采样电容的 kT/C 噪声折算到 ADC 的输入等效噪声预算？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：开关热噪声在采样完成后表现为电容上的随机电压，理想采样电容的均方电压噪声为 ，或写成 。折算到 ADC 输入端后，它要与量化噪声、放大器噪声和参考噪声按功率相加，决定总 SNR。
展开逻辑：增大电容会降低理想 kT/C 噪声，但会增加面积、开关驱动和采集时间，也可能提高电荷注入影响。设计时应按目标带宽、分辨率、源阻抗和建立误差联合选择，而不是只按单项噪声最小化。
常见追问：为什么采样电容增大后，ADC 的总噪声不一定按同样比例下降？
易错点：把 kT/C 当成系统唯一噪声源，或把电压噪声的均方值与 RMS 值混为一谈。
158. 比较器设计中速度、失调、噪声和 kickback 怎样共同权衡？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：提高再生电流和内部增益可缩短延迟，但会增大电源扰动和 kickback；增大器件面积、加入前置放大可降低失调和输入扰动，却增加功耗、输入电容和延迟。最终指标要结合采样速率、源阻抗和 ADC 分辨率分配。
展开逻辑：比较器验证应同时测量传播延迟、输入参考失调、噪声分布、再生失败率、kickback 和功耗，并覆盖输入共模、时钟和 PVT。单独追求最快翻转通常会牺牲系统精度。
常见追问：为什么比较器在理想电压源驱动下速度很快，接入真实采样网络后可能失效？
易错点：只看输出逻辑翻转时间，不把输入源阻抗和采样电容纳入系统预算。
159. 锁存型比较器怎样在再生时间、速度与精度之间取舍？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：锁存器利用正反馈快速放大微小差分，但其失调受器件失配影响，再生时间不足会增加未决和亚稳态概率。加入前置放大或延长有效再生时间通常能降低误判概率，代价是功耗、延迟和面积；它们并不等价于直接消除静态失调。
展开逻辑：应按允许的误码率和采样周期分配前置建立、锁存再生、输出缓冲和复位时间，并检查 kickback、共模范围和 PVT。对高速低分辨率与低速高精度场景，最优结构不同。
常见追问：为什么把锁存器尺寸整体加大，不能保证失调和延迟同时改善？
易错点：把更长再生时间等同于降低静态失调，或只按晶体管尺寸判断比较器性能。
160. COT 和 AOT 控制在重载与轻载下如何看待开关频率？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：固定导通时间 COT 的周期会随输入、输出和负载变化，频率通常不是全范围严格恒定；自适应导通时间 AOT 根据工作点调整导通时间，可在目标区间内改善频率一致性，但模式切换和最小关断时间仍会造成偏差。
展开逻辑：重载时电感纹波、采样延迟和限流影响频率，轻载时可能进入跳脉冲、脉冲频率调制或 DCM。设计应明确频率容差、纹波、EMI、补偿和模式切换条件，不能只在单一负载点测量。
常见追问：为什么 AOT 能改善频率稳定性，却不能保证轻载下仍是理想固定频率？
易错点：把 COT/AOT 都当成与输入、负载和模式无关的固定频率 PWM。
161. 如何判定 Buck 何时进入 DCM，以及控制器要改变什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：当一个开关周期内电感电流下降到零并保持一段时间时，Buck 进入断续导通模式；临界边界由电感、开关频率、输入输出电压和负载电流共同决定，不能只看占空比。进入 DCM 后，电压增益、极点零点和电流检测关系都会改变。
展开逻辑：控制器需要覆盖 CCM/DCM 的补偿、限流、轻载效率和输出纹波，必要时采用跳脉冲、谷底开通或强制 CCM。应在临界负载附近扫描电感电流、输出纹波和环路响应，不能用只在连续模式线性化得到的模型判断全部负载范围。
常见追问：为什么同一补偿网络在重载稳定，轻载进入 DCM 后可能出现不同的瞬态响应？
易错点：只看占空比而不判断电感电流是否归零，忽略模式切换对模型和环路的影响。
162. 开关电源为什么需要软启动，常见实现怎样工作？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：软启动限制上电初期的参考电压、峰值电流或占空比，使输出逐步建立，避免输出电容充电造成过大的浪涌、电感饱和和过冲。常见做法是用斜坡参考、受控电流源或逐周期递增的限流阈值。
展开逻辑：软启动时间要与负载、输出电容、保护阈值和启动稳定性匹配；过短仍会有浪涌，过长会拖慢系统可用时间。还要验证欠压、短路、重复启动和输入快速上电等边界。
常见追问：为什么软启动不能代替短路保护和过流限制？
易错点：把软启动理解成只延迟时钟，而不分析输出充电和故障状态。
163. SIMO 电源如何在多路输出间分配开关周期？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：SIMO 通过一个电感或共享功率级，按输出需求、优先级和控制时序在不同通道之间分配能量。控制器需要记录各路误差和电流请求，安排充电、放电或保持阶段，并限制通道之间的交叉调制。
展开逻辑：共享电感能减少面积，但会带来交叉调节、输出纹波、响应延迟和调度复杂度。应在最坏负载组合、通道切换、轻载和输入变化下检查每路稳压精度、效率和稳定性。
常见追问：为什么某一路负载突变会暂时影响其他输出，即使它们各自都有反馈环？
易错点：只分析单一路闭环，不考虑共享功率器件和调度时序。
164. 高边功率管驱动中的电平移位与自举各解决什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：电平移位把控制逻辑从低压或地参考域传到高边栅极域；自举电路利用开关节点低电平期间给电容充电，在高边导通时把栅极抬到源极之上，使高边 NMOS 保持足够的栅源电压。
展开逻辑：电平移位要检查跨域可靠性、延迟和静态功耗，自举要检查电容刷新、最大占空比、漏电、栅氧应力和开关节点过冲。两者都必须在真实负载和死区时序下验证。
常见追问：为什么高边自举驱动在接近 100% 占空比时可能失去栅极驱动能力？
易错点：把电平移位和自举都当成普通逻辑缓冲，不分析参考节点和充电路径。
165. Native MOS 与 LDMOS 在电源设计中分别适合什么场景？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：Native MOS 的阈值接近零，适合低压开关、低 dropout 或需要小压降的通路，但漏电和关断控制更敏感；LDMOS 通过漂移区和专用结构承受更高电压和功率，适合高压驱动、功率开关或接口。
展开逻辑：LDMOS 通常面积、寄生和导通电阻较大，Native 器件则要特别注意体端、栅极保护和关断漏电。选择应结合耐压、效率、频率、热可靠性、工艺可用性和版图隔离。
常见追问：为什么 Native MOS 的低阈值优势可能在待机功耗和可靠性上变成负担？
易错点：只按阈值电压或耐压一个指标选择功率器件。
166. 电流舵 DAC 为什么常用分段和动态匹配？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：把高位采用温度计码电流单元、低位采用二进制权重进行分段，可以减少大码跳变时同时切换的单元数和毛刺；动态元件匹配通过轮换单元，把静态失配能量搬到较高频率或噪声整形频段。
展开逻辑：分段和动态匹配会增加译码、时序、功耗和面积，还要防止开关馈通、输出合规范围变化和时钟相关杂散。设计应同时验证 DNL、INL、SFDR、毛刺和满量程输出。
常见追问：为什么分段后仍要做电流单元的版图匹配和输出阻抗校准？
易错点：认为温度计码或动态匹配可以自动消除所有电流源误差。
167. PLL 对参考、VCO 和分频器噪声的传递有何不同？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在环路带宽内，参考源和鉴相器噪声通常能通过闭环传到输出；VCO 相位噪声在低频偏移处可被环路抑制，在高于环路带宽处主要直接保留；分频器和电荷泵噪声则按环路增益、分频比和电荷泵增益折算。
展开逻辑：增大环路带宽有利于压制 VCO 低频噪声和缩短锁定时间，却会放大参考杂散与鉴相器噪声。应在相位噪声积分、参考杂散、稳定性和功耗之间取舍。
常见追问：为什么 PLL 的环路带宽不能只按锁定时间越大越好？
易错点：把所有噪声都看成同一种输入噪声，或忽略环路带宽的频率选择性。
168. 环形振荡器的起振条件和频率由什么决定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：闭环总相移满足反相条件且起振时环路小信号增益大于 1，通常采用奇数级反相器。振荡频率近似由级数和每级传播延迟决定，可写成 ，实际还受负载、电源、工艺和温度影响。
展开逻辑：增大级数通常降低频率并增加功耗，但可能改善相位分辨率或占空比。起振后器件进入大信号非线性，不能只用线性增益估算稳态幅度和抖动。
常见追问：为什么偶数级反相器环路通常不会自然形成所需的延迟振荡？
易错点：只记住奇数级结论，不检查每级延迟、负载和起振增益。
169. LC 振荡器的负阻如何保证起振与稳态？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：交叉耦合晶体管在谐振频率附近提供等效负电阻，起振时其绝对值必须足以抵消谐振腔的损耗。振幅建立后，器件非线性会压缩有效负阻，使振荡进入稳定幅度。
展开逻辑：负阻余量过小会起振失败或启动很慢；余量过大则可能增加功耗、波形失真和器件应力，是否恶化相位噪声取决于谐振腔 Q 值、波形和偏置，并非单调关系。应同时检查摆幅、尾电流、调谐范围、电源推挽和 PVT。
常见追问：为什么满足负阻起振条件后，仍要检查稳态相位噪声和振幅压缩？
易错点：把负阻大于损耗当成 LC 振荡器全部性能已经确定，或认为负阻越大相位噪声必然越差。
170. 开关电容等效电阻的近似条件和误差来源是什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：在信号变化远慢于非重叠时钟、开关完成充分建立且每周期搬运电荷近似固定时，开关电容可等效为电阻，常见拓扑的近似值与时钟频率和电容值成反比，例如 。
展开逻辑：开关导通电阻、有限建立、时钟馈通、电荷注入、非重叠时间和电容非线性都会使等效值偏离理想关系。公式必须注明具体拓扑和时钟定义，不能跨结构直接套用。
常见追问：为什么提高时钟频率能降低理想等效电阻，却可能增加时钟功耗和采样噪声？
易错点：把所有开关电容结构都使用同一个无条件精确的等效电阻公式。
171. 模拟电路的低频 PSRR 与高频 PSRR 通常由哪些路径决定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：低频时反馈环路、器件输出电阻和偏置网络决定电源扰动能否被校正；高频时环路增益下降，寄生电容、衬底、封装电感、地弹和局部电源阻抗成为主要耦合路径。两段频率的主导机制不同。
展开逻辑：改善低频 PSRR 可提高环路增益、级联或隔离偏置，改善高频 PSRR 则要控制寄生耦合、去耦、回流和敏感节点布局。应做从低频到目标带宽的完整扫描并结合版图后网表。
常见追问：为什么增大误差放大器直流增益不一定改善高频 PSRR？
易错点：把 PSRR 当成一个与频率无关的单点指标。
172. 带隙基准的温漂、PSRR、噪声和失调如何分别做误差预算？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：温漂预算关注 PTAT 与 CTAT 项、电阻温度系数和曲率；PSRR 预算关注电源到器件、偏置和运放的耦合；噪声预算关注双极管、运放、电阻和参考节点；失调预算则把运放和器件失配折算到输出。四类误差不能用一个温度系数代替。
展开逻辑：应在直流、交流、噪声、瞬态启动和 PVT/蒙特卡洛中分别测量，再把各项统一折算到参考输出。修调或校准只能覆盖被观测和建模的误差，不能替代启动、稳定性和版图匹配。
常见追问：为什么带隙温度曲线正确，参考电压的绝对精度和 PSRR 仍可能不合格？
易错点：只优化一阶温度系数，忽略失调、有限增益、噪声和电源耦合。
173. LDO 误差放大器的增益和 GBW 不足会造成什么后果？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：直流增益不足会导致负载调整率和输出精度变差，GBW 不足会降低环路响应、PSRR 和负载瞬态恢复速度，并可能改变相位裕度。若输出功率管很大，误差放大器还要驱动较大的栅电容。
展开逻辑：提高增益常需级联或增加级数，会引入极点和稳定性压力；提高 GBW 常需更大跨导和电流，会增加功耗与噪声。应在轻载、重载、输出电容范围和 PVT 下统一验证。
常见追问：为什么 LDO 的误差放大器直流增益很高，负载阶跃仍可能恢复很慢？
易错点：把直流增益当作带宽和大信号驱动能力的替代指标。
174. LDO 通过反馈分压调节输出电压时，设计上要检查哪些非理想因素？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：理想情况下 ，但电阻容差、温漂、反馈引脚漏电、误差放大器失调、有限增益、负载电流和 dropout 都会造成偏差。分压网络还会贡献静态电流和噪声。
展开逻辑：应按输出精度和功耗选择电阻范围，检查最小负载、短路、输入变化和动态压降，并把反馈节点的寄生电容纳入稳定性分析。调整电阻比不能替代功率管工作区和环路验证。
常见追问：为什么把反馈电阻做得很大能降低静态电流，却可能使 LDO 更容易受漏电和噪声影响？
易错点：只使用理想分压公式，不检查漏电、失调和环路极点。
175. 运放输出摆幅如何由晶体管过驱动电压和负载共同决定？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：静态输出摆幅的上下限由输出级晶体管保持饱和所需的过驱动和漏源电压决定；负载电流会增加导通压降，体效应、沟道长度调制、温度和工艺还会改变余量。负载电容主要影响动态摆幅、压摆率和建立时间。
展开逻辑：设计时要分别列出上拉和下拉路径的最小余量，在最大负载、最小电源和 PVT 角落验证。Class-AB、轨到轨或增益增强结构可以改善某一端摆幅，但会带来偏置、稳定性或可靠性代价。
常见追问：为什么输出空载时的摆幅结果不能代表真实负载下的摆幅？
易错点：只按电源轨减去一个阈值估算输出范围，不列出每个串联器件的饱和条件。
176. 模拟 IC 验证中 PVT 扫描与 Monte Carlo 分别回答什么问题？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：PVT 扫描用若干代表性工艺、电源和温度组合检查系统性变化；Monte Carlo 则按所选模型评估随机失配，并且在有些流程中也可叠加全局工艺变量。两者互补，代表性角落不能被称为所有条件下的绝对最坏情况，也不能用少量随机样本替代角落扫描。
展开逻辑：验证计划应先确定规格边界和相关性，再组合关键 PVT 与失配分析，记录收敛率、通过率和主导参数。版图后还要重新运行，因为寄生和 LDE 会改变统计分布。
常见追问：为什么典型角通过而 Monte Carlo 失败，并不一定说明仿真器或模型错误？
易错点：把 PVT、全局工艺偏差和随机失配混成同一种变化。
177. Sigma-Delta ADC 的 STF、NTF 和数字抽取分别表示什么？
问题意图：检查模拟 IC 工程面试中该知识点能否被准确、简洁地解释。
30 秒回答：STF 描述输入信号到数字输出的传递，理想低通结构希望带内接近一；NTF 描述量化噪声到输出的传递，通过环路把噪声推到带外；数字抽取滤波器再抑制带外噪声并降低数据率。
展开逻辑：STF、NTF 由积分器阶数、量化器、反馈 DAC 和环路系数共同决定，过高阶数会增加稳定性和实现难度。分析时还要检查过载、时钟抖动、模拟非理想和抽取延迟。
常见追问：为什么噪声整形提高了带内分辨率，却不能无限提高 Sigma-Delta ADC 的实际 ENOB？
易错点：只看理想 NTF 曲线，忽略环路稳定性、过载和模拟器件噪声。
回答要点
- MOS/BJT 小信号、差分对、电流镜和级联结构。
- 运放补偿、噪声、失调、基准和电源管理。
- ADC/DAC、混合信号接口、版图匹配和仿真调试。
常见追问
- 如果电源、负载、频率或工作温度改变，原结论会怎样变化？
- 如何用 DC、AC、TRAN、噪声、PVT 或后仿真验证？
常见误区
- 未先说明工作区、偏置、负载和频率范围就套公式。
- 把理想器件或典型角结果当作量产条件下的保证。