模拟集成电路面试题库

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题型范围：名词解释、简答题、概念辨析和工程判断；回答优先准备 30 秒版本。

本题库只保留技术主题与通用设计方法，不保留姓名、教师、学校、地点、联系方式、班级、学号、日期或个人文件名。面试回答可以按照“规格—拓扑—偏置—小信号—验证”展开。

一、从工艺和规格开始

1. 为什么模拟 IC 设计必须从规格分解开始？

问题意图：检查系统思维和设计入口。

30 秒回答：增益、带宽、噪声、线性度、摆幅、功耗和面积彼此耦合，不能直接从某个晶体管公式开始。规格分解能把系统指标转换为级间增益、跨导、负载、电流、节点电容和稳定性预算，再选择可实现的拓扑。

展开逻辑：先定义信号频带、输入幅度、负载和电源，再确定直流工作点与每级余量。多级设计要分配增益和极点，低功耗设计要明确允许的噪声和速度折中。规格不清时的“优化”往往只是在局部放大器上堆尺寸。

常见追问：为什么提高某一级增益可能损害系统带宽？

易错点：把指标分解理解成简单平均分配，不考虑负载和极点位置。

2. 工艺角、温度角和失配角分别回答什么问题？

问题意图：检查仿真覆盖范围。

30 秒回答：工艺角描述全芯片器件速度、阈值或无源参数的系统性变化；温度角描述热环境引起的迁移率、阈值、漏电和电阻变化；失配角或蒙特卡洛分析描述同一芯片内器件的随机和局部不一致。三者需要组合分析，而不能互相替代。

展开逻辑：典型角用于观察标称行为，最慢/最快角用于时序和带宽边界，失配用于失调、增益误差和参考精度。版图寄生、封装和电源噪声还要单独纳入后仿真。

常见追问：为什么典型角通过不代表量产良率足够？

易错点：把全局工艺变化和局部失配混成一个随机变量。

二、增益级与负载

3. 共源级、折叠级联和望远镜级联怎样比较？

问题意图：检查高增益拓扑选择。

30 秒回答：共源级结构简单、摆幅较大但增益受输出电阻限制；望远镜级联能获得很高增益和较低噪声，但堆叠多、输入输出范围窄；折叠级联把电流折到另一支路，输入共模和电源适应性更好，代价是支路多、功耗和噪声可能增加。选择取决于供电、增益、摆幅和速度。

展开逻辑：级联增益来源于提高输出电阻，折叠结构需要检查折叠节点的电流方向、顺应电压和寄生极点。低电压场景下应优先列出每个堆叠管的饱和不等式，再谈增益。

常见追问：为什么折叠级联通常比望远镜级联占用更多电流？

易错点：只比较直流增益，不比较输入范围、噪声和节点电容。

4. 有源负载如何把差分信号转成单端信号？

问题意图：检查电流镜负载和差分到单端转换。

30 秒回答：有源负载把差分对两支路电流通过镜像和叠加关系转换到一个输出节点，使差分电流被转成单端电压。它能提高输出电阻和增益，并节省电阻面积，但镜像误差、输出摆幅和共模耦合会影响线性度与失调。

展开逻辑：先画小信号电流方向，再判断镜像支路是相加还是相减；不能只凭拓扑位置猜极性。输出节点通常是高阻节点，寄生电容和负载会形成主导或非主导极点。

常见追问：为什么有源负载的失配会变成输入等效失调？

易错点：把差分转单端理解成简单电阻相加，忽略电流镜反馈。

5. 源退化和共栅级在宽带输入中怎样配合？

问题意图：检查输入匹配、线性和噪声权衡。

30 秒回答：源退化通过局部反馈提高输入等效线性范围，并可把输入阻抗塑造成目标值；共栅级提供低输入阻抗和较好的隔离，可减少电容反馈。两者配合适合宽带前端，但要同时优化噪声、增益、功耗和寄生谐振。

展开逻辑：退化电阻、电感或有源阻抗的频率特性不同。共栅级输入端的电压摆幅通常较小，有助于隔离输入源与高阻输出，但偏置和共模范围更严格。最终应以噪声系数、增益平坦度和稳定性验收。

常见追问：为什么电感退化可能带来峰化和稳定性风险？

易错点：认为输入匹配越强越好，忽略噪声和带宽代价。

三、差分、共模与反馈

6. 差分输入级的跨导和共模抑制如何同时优化？

问题意图：检查差模/共模分解。

30 秒回答：差分跨导由输入管偏置电流和过驱动决定，共模抑制则依赖尾电流源输出电阻、器件对称性和负载平衡。增大尾源输出电阻可提高共模抑制，但会消耗电压余量；增大输入对面积能减小失配，却增加输入电容。

展开逻辑：分别施加差模和共模小信号，求输出差分和共模响应，再取比值。全差分结构还要单独设计共模反馈。仿真要覆盖输入共模范围、尾源有限输出电阻和负载不平衡。

常见追问：为什么尾电流源的低频输出电阻比高频值更关键？

易错点：用差模增益直接代替共模抑制比分析。

9. 电流镜的输出电阻为什么决定偏置质量？

问题意图：检查偏置源的理想性。

30 秒回答：理想电流源的电流与输出电压无关，真实电流镜的有限输出电阻会把输出电压变化转成电流误差，进而影响增益、共模点和功耗。提高沟道长度、采用级联或反馈增强可以提升输出电阻，但会减少摆幅并增加节点。

展开逻辑：偏置网络的误差会通过多个镜像支路传播，因此应把参考支路、输出支路和负载的 $\mathrm{VDS}$、尺寸和温度一起比较。低电源电压下，宽摆幅结构和低压偏置更重要。

常见追问：为什么镜像电流在输出节点接近电源轨时误差会突增？

易错点：只比较栅极连接方式，不检查输出管是否保持饱和。

10. 运放开环和闭环分析应如何切换？

问题意图：检查工作状态与模型选择。

30 秒回答：开环分析用于提取直流增益、极点、零点、输入失调和输出摆幅；闭环分析用于验证反馈因子、稳定性、噪声增益、建立时间和实际线性范围。不能用开环增益曲线直接替代闭环响应。

展开逻辑：先断开环路测量环路增益，再恢复反馈观察闭环极点和噪声增益。闭环负载、输入源阻抗、反馈网络和大信号阶跃都会改变结果。高阻节点要注意测量探针或仿真环路断点不破坏偏置。

常见追问：为什么同一运放在不同闭环增益下稳定性不同？

易错点：只看直流开环增益大小，不看单位增益交越处的相位。

12. 运放的输入失调、输入偏置电流和输入噪声如何区分？

问题意图：检查误差预算。

30 秒回答：输入失调是等效直流差分误差，输入偏置电流是输入端平均直流电流，输入噪声则是随频率分布的随机扰动。三者对源阻抗、闭环增益和测量带宽的依赖不同，设计和测试中应分别建模、积分和校准。

展开逻辑：电阻源会把偏置电流转换成电压误差，电流噪声也会随源阻抗变大；低频 $\frac{1}{f}$ 噪声影响精密直流，宽带热噪声影响高频。斩波、自动校零、增大器件面积和优化偏置可改善，但会引入纹波、面积或功耗。

常见追问：为什么增大输入晶体管面积通常降低低频噪声却增加输入电容？

易错点：把噪声峰峰值、均方根和输入等效密度混为一谈。

16. 负载电容增大为什么可能导致运放不稳定？

问题意图：检查极点移动和输出级驱动。

30 秒回答：负载电容与输出电阻形成更低频的输出极点，可能接近单位增益交越频率，降低相位裕度；同时它需要更大充放电电流，会增加压摆时间。稳定性要结合闭环增益、反馈因子、输出级和补偿网络评估。

展开逻辑：串联隔离电阻、输出缓冲、前馈补偿或重新分配极点可改善容性负载驱动。代价包括直流压降、噪声、输出阻抗和负载依赖。必须用阶跃响应和环路增益双重验证。

常见追问：为什么隔离电阻会改善稳定性却可能恶化负载调节？

易错点：只增大补偿电容，不检查输出摆幅与建立时间。

17. 如何区分增益不足、带宽不足和压摆率不足？

问题意图：检查故障定位方法。

30 秒回答：先用小幅正弦扫频判断低频增益和 −3 dB 带宽，再用不同幅度的阶跃观察是否出现固定斜率段和恢复时间。低频就偏低通常是偏置或输出电阻问题；小信号带宽低是极点/寄生问题；大步进呈固定斜率则多为压摆率受限。

展开逻辑：还要检查输出摆幅、输入共模、负载和电源。增益不足和输出饱和会伪装成建立慢，寄生抽取后出现的带宽下降则需定位具体高阻节点。测试向量要覆盖上升、下降和不同共模点。

常见追问：为什么只看一个阶跃波形很难定位问题？

易错点：看到过冲就直接断定相位裕度不足，忽略饱和和输入过驱动。

18. 为什么模拟电路需要版图后仿真？

问题意图：检查从原理图到硅实现的迁移能力。

30 秒回答：版图会引入互连电阻电容、耦合、器件尺寸偏差、衬底噪声和体端变化，导致原理图中的工作点、极点、增益、噪声和稳定性发生改变。版图后仿真把提取寄生回注到电路，验证真实物理实现是否仍满足规格。

展开逻辑：先做设计规则、电气规则和原理图版图一致性检查，再提取寄生并进行 DC、AC、瞬态、噪声、PVT 和失配分析。后仿真失败时要区分寄生影响、布局不对称、回流路径和模型边界。

常见追问：为什么一条看似很短的金属线也可能影响高阻节点？

易错点：把后仿真当成“再跑一次原理图仿真”，不分析寄生来源。

19. 反馈环路的增益裕度和相位裕度如何解释？

问题意图：检查稳定性指标的物理含义。

30 秒回答：在环路增益幅值为 1 的频率处，距离 −180° 相位还剩多少是相位裕度；在相位达到 −180° 的频率处，增益距离 0 dB 的余量是增益裕度。它们反映扰动、负载和模型变化下的稳定余量，不能脱离闭环配置和反馈因子解读。

展开逻辑：相位裕度过小会带来过冲和振铃，过大则可能牺牲响应速度。多个交越点、右半平面零点、容性负载和开关寄生都会使简单读图失效。最好结合阶跃响应、极点零点位置和 PVT 角验证。

常见追问：为什么增益裕度很大仍可能出现明显振铃？

易错点：把相位裕度当成相位本身，或只看开环幅频曲线。

22. 模拟电路的直流工作点如何建立？

问题意图：检查偏置方法。

30 秒回答：先断开小信号源和电容，按电源、偏置和反馈关系求各节点电压电流，再检查每个 MOS/BJT 的工作区与合规范围。

展开逻辑：仿真中应看 operating point、节点电流和区域标志，不能只看输出直流值。

常见追问：发现某管不在预期工作区时怎样排查？

易错点：用小信号公式反推而不验证偏置。

23. 如何选择单端、全差分和伪差分结构？

问题意图：考查系统架构。

30 秒回答：单端结构简单、功耗和面积较低；全差分抗共模干扰、摆幅和线性更好但需要共模反馈；伪差分减少尾源限制，却增加共模漂移和失配敏感性。

展开逻辑：按输入共模、输出摆幅、噪声、功耗和接口要求取舍。

常见追问：全差分运放为什么必须有 CMFB？

易错点：只比较差分增益，不分析共模工作点。

24. 电流预算如何分配到多级放大器？

问题意图：检查设计优化。

30 秒回答：先按压摆率、噪声和负载确定输出级电流，再按增益和带宽把剩余电流分给输入级和中间级。高阻节点可用较小电流，驱动大电容的级需优先保证动态能力。

展开逻辑：电流增加会同时改变 $\mathrm{gm}$、极点、噪声和功耗，应通过灵敏度分析迭代。

常见追问：为什么输入级不一定分到最多电流？

易错点：按晶体管数量平均分配电流。

25. 增益级的级间加载如何避免？

问题意图：检查多级连接。

30 秒回答：提高前级输出电阻、后级输入电阻，或加入源跟随器/共栅缓冲可减小加载；同时要考虑级间寄生电容对极点和稳定性的影响。

展开逻辑：用小信号等效电路提取实际负载，不要使用开路增益相乘。

常见追问：缓冲器加入后为什么可能降低总带宽？

易错点：只看电阻加载，不看电容加载。

26. 级联结构的电压余量如何核算？

问题意图：考查低压实现。

30 秒回答：逐个检查堆叠晶体管的 $\mathrm{VDS}$ 是否超过饱和所需过驱动，得到输入共模和输出摆幅边界。级联提高增益的同时会消耗更多电源余量。

展开逻辑：可用宽摆幅级联、增益增强或折叠结构缓解，但要重算噪声和极点。

常见追问：为什么折叠共源共栅适合低电压？

易错点：只看理想增益，不核算每个节点电压。

31. 版图寄生最容易影响哪些模拟指标？

问题意图：检查后仿真经验。

30 秒回答：高阻节点寄生会降低带宽和相位裕度，差分不对称会降低 CMRR 和线性度，电源/地电阻会恶化 PSRR 和偏置，开关寄生会增加电荷注入和时钟馈通。

展开逻辑：用寄生分布而非总电容定位瓶颈，修改后重新提取。

常见追问：怎样判断是耦合电容还是串联电阻造成的带宽下降？

易错点：只查看总面积，不查看关键网络。

34. 模拟电路中噪声预算怎样建立？

问题意图：考查系统方法。

30 秒回答：列出各器件噪声谱密度，经传递函数折算到输入或输出，按相关性合成并在目标带宽内积分，得到总噪声及各级贡献。

展开逻辑：噪声预算要和信号幅度、动态范围、功耗预算一起制定，而不是单独追求最低噪声。

常见追问：为什么后级噪声可由前级增益压低？

易错点：没有说明频率、带宽和相关性。

35. 线性度设计常用哪些方法？

问题意图：检查失真控制。

30 秒回答：可用源/发射极退化、局部反馈、差分结构、预失真、分段或校准降低非线性。代价通常是增益、带宽、面积或功耗变化。

展开逻辑：用 THD、IM3、SFDR、INL 等与输入幅度和频率对应，避免泛化“线性更好”。

常见追问：退化电阻为什么能线性化但增加噪声？

易错点：只用小信号增益评价线性。

37. 模拟设计中的 guard ring 有什么作用？

问题意图：考查衬底噪声隔离。

30 秒回答：guard ring 收集衬底电流、降低数字噪声耦合并改善闩锁防护。它必须连接到合适的低阻电源/地，并与敏感器件保持合理距离。

展开逻辑：guard ring 不能替代独立电源、差分抑制和正确回流路径，宽度和接触密度也影响效果。

常见追问：为什么 guard ring 连接错误反而会引入噪声？

易错点：只画一圈而不分析回流电流。

39. 电路的主导极点怎样识别？

问题意图：考查频率建模。

30 秒回答：主导极点通常来自最高阻抗与最大等效电容的节点，使增益首先滚降。可通过小信号节点时间常数、极点扫描和改变局部电容观察频率变化来确认。

展开逻辑：极点相互耦合时，简单 $\frac{1}{\mathrm{RC}}$ 只作初估，最终用环路增益验证。

常见追问：版图寄生为何会把主导极点移到别的节点？

易错点：只按节点电容大小猜极点。

40. 电源噪声如何传到模拟输出？

问题意图：考查 PSRR 与版图。

30 秒回答：电源通过器件有限输出电阻、偏置镜、衬底、互连和补偿电容耦合到高增益节点，再被放大到输出。低频和高频的主导路径通常不同。

展开逻辑：用注入小信号、频率扫描、隔离电源和后仿真定位路径。

常见追问：为什么增加电源去耦不能解决所有高频耦合？

易错点：只看电源电压，不看回流和寄生。

41. 采样开关的电荷注入和时钟馈通如何减小？

问题意图：考查开关非理想。

30 秒回答：关断时沟道电荷进入源漏，栅边沿通过寄生电容直接耦合到信号。可用互补开关、dummy 开关、底板采样、差分抵消和较慢/受控时钟降低误差。

展开逻辑：开关尺寸、信号共模、采样电容和时钟斜率决定残余误差，必须用瞬态和频谱评估。

常见追问：为什么底板采样能减小时钟馈通？

易错点：只增加采样电容，忽略驱动和带宽代价。

42. 设计中的可测性应如何提前考虑？

问题意图：检查流片意识。

30 秒回答：在原理图阶段预留偏置、关键节点、测试开关、环路断开点和数字控制，规划可观测指标与片上测试路径。否则流片后无法区分偏置、寄生和模型误差。

展开逻辑：测试结构要评估泄漏、面积、寄生和对正常模式的影响。

常见追问：为什么测试开关本身可能改变电路指标？

易错点：把测试点当成无寄生的理想探针。

44. 为什么模拟设计要做角落组合而不是只做单因素扫描？

问题意图：检查最坏情况方法。

30 秒回答：工艺、温度和电源变化会相互放大或抵消，最坏增益、速度、噪声和泄漏可能出现在不同组合。角落组合能验证设计边界和保护裕量。

展开逻辑：同时记录偏置、工作区和测量条件，必要时再加入随机失配。

常见追问：为什么最快角不一定对应最大功耗？

易错点：只跑 TT 或分别跑 P/V/T 不组合。

45. 电阻、电容和 MOS 伪电阻如何选型？

问题意图：考查集成无源器件。

30 秒回答：精密电阻线性和匹配好但面积大；MOS 电容密度高但电压系数和非线性明显；伪电阻值很大、面积小但漏电、噪声和温漂敏感。应按精度、线性、频率和面积取舍。

展开逻辑：版图方向、端点电压和邻近噪声源会改变实际参数。

常见追问：为什么 MOS 电容的有效值随偏置变化？

易错点：把名义电容/电阻值当成全摆幅下的常数。

46. 如何分析一个模拟电路的功耗热点？

问题意图：检查功耗优化能力。

30 秒回答：分别统计静态偏置、动态充放电、短路和负载功率，按模块和场景定位贡献，再结合灵敏度决定降低电流、关断支路、缩小摆幅或优化负载。

展开逻辑：功耗下降不能牺牲噪声、线性、建立和可靠性，需要以规格为边界。

常见追问：为什么降低偏置电流会让建立时间恶化？

易错点：只看总电源电流，不分场景。

47. 模拟电路中的热设计如何验证？

问题意图：检查可靠性意识。

30 秒回答：把功耗映射到结温和热阻模型，检查温升引起的迁移率、阈值、偏置和可靠性变化，再在热角和负载阶跃下验证。

展开逻辑：高温可能降低速度却增加漏电，温度梯度还会造成匹配误差。

常见追问：为什么局部热源会损害差分匹配？

易错点：只看室温电仿真，不看热反馈。

48. 模拟电路的启动时间如何定义和测量？

问题意图：检查动态规格。

30 秒回答：启动时间应定义从上电或使能到输出进入误差窗口的时间，并说明负载、输入、初始状态和误差带。电流源和运放常有慢偏置建立与快信号响应两个阶段。

展开逻辑：测试慢上电、快速使能、重复启动和异常掉电场景。

常见追问：为什么理想初值会掩盖启动问题？

易错点：用一个瞬态波形目测完成时间。

54. 折叠级联运放的折叠节点怎样验证？

问题意图：考察复杂拓扑中的直流电流路径和动态瓶颈。 30 秒回答：折叠节点要同时满足输入管、折叠管和电流源的工作区与电流守恒，任何一支路进入线性区都会降低增益和摆幅。验证应检查各 PVT 角的节点电压、电流、输出电阻和寄生极点。 展开逻辑：先画出正负半周的电流转移方向，再计算每个堆叠器件的最小压头；折叠节点的结电容和高阻特性还可能产生非主导极点。 常见追问：为什么折叠电流方向错误会导致输出共模偏移？ 易错点：只看拓扑名称，不核对每个支路的实际偏置和电流方向。

55. 连续时间共模反馈与开关电容共模反馈如何选择？

问题意图：比较全差分模拟电路中两类 CMFB 环路。 30 秒回答：连续时间 CMFB 响应平滑、噪声带宽较宽，适合连续工作运放；开关电容 CMFB 可在低电压和大摆幅下实现精确采样，但会引入时钟馈通、开关噪声和离散时间稳定性。选择要看带宽、噪声、功耗和时钟条件。 展开逻辑：两者都需验证共模检测加载、环路相位裕度和输出共模范围；开关型方案还要检查采样保持、非重叠时钟和电荷注入。 常见追问：为什么 CMFB 的带宽过高可能污染差模输出？ 易错点：认为只要有共模检测就不会影响差模环路，忽略耦合和噪声。

56. 采样保持电路的孔径抖动如何转化为输入误差？

问题意图：检查时钟不确定性对高速采样的影响。 30 秒回答：孔径抖动使实际采样时刻偏离理想时刻，输入变化率越大，电压误差越大。对正弦输入，可近似用 ${\sigma }_v\approx 2\pi f_{\mathrm{in}}{V}_{\mathrm{pk}}{\sigma }_t$ 估算，最终会限制可达到的 SNR 和有效位数。 展开逻辑：分别考虑时钟随机抖动、确定性抖动、开关噪声和保持电容下垂；降低输入频率、时钟抖动或满幅度可改善，但会改变系统吞吐量。 常见追问：为什么同一时钟抖动对低频和高频输入的影响不同？ 易错点：只按采样频率评价抖动，不看输入载波频率和幅度。

57. 折叠噪声和混叠在采样系统中有什么区别？

问题意图：辨析噪声带宽、采样频率和抗混叠滤波。 30 秒回答：混叠是带外确定性信号在采样后折叠到带内，折叠噪声则是带外随机噪声功率累积到奈奎斯特带宽内。两者都需要输入滤波，但噪声还要通过积分带宽、噪声密度和过采样比定量评估。 展开逻辑：说明采样保持的频率响应、抗混叠滤波器阶数和 ADC 过采样之间的配合；数字滤波不能恢复已经混叠的模拟信息。 常见追问：为什么提高采样率能降低折叠噪声但不能自动消除混叠？ 易错点：把所有带外成分都统称为混叠，或只看信号不看噪声积分。

58. 低噪声偏置与高线性偏置通常怎样取舍？

问题意图：考察模拟前端偏置的多目标优化。 30 秒回答：提高偏置电流通常增加跨导、改善热噪声相对水平和线性度，但功耗、器件自热和输出摆幅压力也会上升；增大器件面积可降低失配和部分噪声，却增加电容。应按输入等效噪声、IIP3、带宽和功耗预算选择 $\frac{\mathrm{gm}}{\mathrm{ID}}$ 与尺寸。 展开逻辑：分别评估热噪声、$\frac{1}{f}$ 噪声、失配、压缩和电源灵敏度，避免用单一偏置指标代替系统验收。 常见追问：为什么噪声最低的偏置点不一定是线性度最佳点？ 易错点：把增大电流看成同时改善所有性能，忽略自热和可靠性。

59. 模拟开关的导通电阻随信号变化时会造成什么失真？

问题意图：检查采样开关线性度与信号范围。 30 秒回答：单 NMOS 开关的导通电阻随输入电压变化，充放电时间常数和增益便会随信号变化，产生谐波、建立时间变化和失真。传输门、引导栅极或自举驱动可扩大有效过驱动，但要校核可靠性和时钟馈通。 展开逻辑：从 $R_{\mathrm{on}}{C}_H$ 的信号相关性分析线性度，并加入源、漏电压范围、体效应和开关电荷注入的影响。 常见追问：为什么传输门比单 NMOS 更适合传输较宽的电压范围？ 易错点：只看逻辑导通，不分析模拟电阻、寄生和电荷保持。

60. 模拟 IP 的版图接口和电源隔离应如何定义？

问题意图：检查从电路设计到可复用 IP 交付的工程边界。 30 秒回答：IP 交付应明确电源域、地和衬底连接、输入输出阻抗、ESD 约束、时钟或偏置接口、允许负载和版图 keep-out 区。模拟与数字电源、敏感节点和高电流回流要按集成环境定义隔离和去耦策略。 展开逻辑：同时提供 PVT、失配、寄生、封装和系统级负载下的指标报告，并标注哪些参数由集成方负责。接口不清会导致单独仿真通过而整芯片失效。 常见追问：为什么 IP 的电源电压范围不能只写一个典型值？ 易错点：只交付原理图和版图，不交代边界条件、参考面和验证覆盖。

61. FF 一定比 SS 更好吗？

问题意图：考查能否按具体指标解释工艺角，而不是机械排序。

30 秒回答：不一定。FF 通常有利于速度和驱动能力，但可能带来更大的漏电、短路电流、功耗或偏置电流；SS 可能速度较慢，却未必在所有模拟指标上最差。增益、相位裕度、噪声、摆幅、启动和可靠性的最坏角可能不同，必须先说明评价指标再谈“好坏”。

展开逻辑：用 PVT 组合检查不同指标的边界，例如延迟关注慢角，漏电关注快角和高温，启动和输出摆幅还要看低压或低温。对环路稳定性，应观察跨导、极点和零点随角落移动后的相位裕度，而不能只比较速度。

常见追问：为什么 FF 下速度变快，运放的相位裕度却可能下降？

易错点：把 FF 当成“最好”、SS 当成“最差”，或只跑 TT 就下结论。

复习收口

模拟集成电路面试建议用“规格—拓扑—偏置—小信号—版图/验证”串联回答。每个结论后补一句代价或失效条件，能体现对真实芯片设计的理解。